JPH03268365A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH03268365A JPH03268365A JP2067606A JP6760690A JPH03268365A JP H03268365 A JPH03268365 A JP H03268365A JP 2067606 A JP2067606 A JP 2067606A JP 6760690 A JP6760690 A JP 6760690A JP H03268365 A JPH03268365 A JP H03268365A
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- JP
- Japan
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- insulating film
- drain
- gate
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
- H10B41/46—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with an inter-gate dielectric layer also being used as part of the peripheral transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ＦＬＯＴＯＸ（ＦＬＯａｔｉｎｇ ｇａｔｅ Ｔｕｎｎ
ｅｌ ０Ｘｉｄｅ）型の電気的に消去可能な不揮発性半
導体記憶装置（ＥＥＦＲＯＭ）の製造方法に関し メモリＦＥＴとそれ以外のＦＥＴのゲート絶縁膜を同時
に薄く形成でき、データ書込の信転性と高速性を損なわ
ず、ドレインの耐圧を落とさない製造方法を提供するこ
とを目的とし。
ｅｌ ０Ｘｉｄｅ）型の電気的に消去可能な不揮発性半
導体記憶装置（ＥＥＦＲＯＭ）の製造方法に関し メモリＦＥＴとそれ以外のＦＥＴのゲート絶縁膜を同時
に薄く形成でき、データ書込の信転性と高速性を損なわ
ず、ドレインの耐圧を落とさない製造方法を提供するこ
とを目的とし。
半導体基板（１）上にゲート絶縁膜（５）を形成する工
程と、メモリＰＥＴのチャネル領域上に注入マスク（１
４Ａ）を形成する工程と、チャネル方向に対しドレイン
形成側より斜めに基板と反対導電型不純物のイオンを注
入する工程と、チャネル方向に対しソース形成側から斜
めまたは垂直に基板と反対導電型不純物のイオンを注入
する工程と、ドレイン形成側の２度イオン注入された領
域上の該ゲート絶縁膜（５）を開口し、開口内にトンネ
ル絶縁膜（６）を形成する工程と、該トンネル絶縁膜（
６）及びチャネル領域を覆って浮遊ゲート（力を形成し
、その上に層間絶縁膜（８）を介して制御ゲート（９）
を形成する工程を有するように構成する。
程と、メモリＰＥＴのチャネル領域上に注入マスク（１
４Ａ）を形成する工程と、チャネル方向に対しドレイン
形成側より斜めに基板と反対導電型不純物のイオンを注
入する工程と、チャネル方向に対しソース形成側から斜
めまたは垂直に基板と反対導電型不純物のイオンを注入
する工程と、ドレイン形成側の２度イオン注入された領
域上の該ゲート絶縁膜（５）を開口し、開口内にトンネ
ル絶縁膜（６）を形成する工程と、該トンネル絶縁膜（
６）及びチャネル領域を覆って浮遊ゲート（力を形成し
、その上に層間絶縁膜（８）を介して制御ゲート（９）
を形成する工程を有するように構成する。
本発明はＦＬＯＴＯＸ型の電気的に消去可能な不揮発性
半導体記憶装置（ＥＥＦＲＯＭ）の製造方法に関する。
半導体記憶装置（ＥＥＦＲＯＭ）の製造方法に関する。
ＥＥＦＲＯＭはＩＣカード等のメモリへの応用が注目さ
れ、記憶容量の増大と高速性が要求されている。
れ、記憶容量の増大と高速性が要求されている。
本発明はこの要求に対応したＥＥＦＲＯＭの製造方法に
利用することができる。
利用することができる。
第２図（ａ）、 （ｂ）はそれぞれＥＥＦＲＯＭのメモ
リＦＥＴ部とそれ以外のＰＥＴ部の断面図である。
リＦＥＴ部とそれ以外のＰＥＴ部の断面図である。
第２図（ａ）において、１はｐ型珪素（ｐ−Ｓｉ）基板
。
。
２は分離絶縁膜で熱酸化の二酸化珪素（ＳｉＯ□）膜。
３はｎ型ソース領域、４はｎ型ドレイン領域、５はゲー
ト絶縁膜で熱酸化５ｉｎ２膜、６はトンネル絶縁膜で熱
酸化５ｉＯｚ膜、７は浮遊ゲート、８は層間絶縁膜、９
は制御ゲートである。
ト絶縁膜で熱酸化５ｉｎ２膜、６はトンネル絶縁膜で熱
酸化５ｉＯｚ膜、７は浮遊ゲート、８は層間絶縁膜、９
は制御ゲートである。
第２図［有］）において、１０はソース領域、１１はド
レイン領域、１２はゲート絶縁膜で熱酸化ＳｉＯ□膜、
１３はゲートである。
レイン領域、１２はゲート絶縁膜で熱酸化ＳｉＯ□膜、
１３はゲートである。
ＦＬＯＴＯＸ型のＥＥＦＲＯＭは、データの書込、また
は消去に高電圧を必要とし、高耐圧に設計する必要があ
る。
は消去に高電圧を必要とし、高耐圧に設計する必要があ
る。
このため、 ＦＥＴにＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐ
ｅｄ Ｄｒａｉｎ）構造（オフセット構造）等を採用し
、ゲート下のドレイン領域の濃度を１＜シて耐圧を上げ
るようにしている。
ｅｄ Ｄｒａｉｎ）構造（オフセット構造）等を採用し
、ゲート下のドレイン領域の濃度を１＜シて耐圧を上げ
るようにしている。
しかし、メモリＦＥＴのドレイン領域の濃度を薄くする
と、データ書込の際にドレイン領域内に形成されたトン
ネル絶縁膜の下のドレインの空乏層が延びて、トンネル
絶縁膜にかかる電圧が低下し。
と、データ書込の際にドレイン領域内に形成されたトン
ネル絶縁膜の下のドレインの空乏層が延びて、トンネル
絶縁膜にかかる電圧が低下し。
書込が浅くなる。
このときの書込条件は、制御ゲートＯｖ、ドレインは高
電圧、ソースは解放である。
電圧、ソースは解放である。
従って、データの書込の信転性を維持するためには、ド
レイン領域の不純物濃度を薄くすることはできない。
レイン領域の不純物濃度を薄くすることはできない。
従来、書込の信親性を損なわずに高耐圧にするためには
、メモリＦＥＴのゲート絶縁膜を厚＜シ。
、メモリＦＥＴのゲート絶縁膜を厚＜シ。
ゲート絶縁膜の垂直方向の電界を小さくする方法が採ら
れていた。
れていた。
しかし、ゲート絶縁膜が厚いためメモリＦＥＴ以外のＰ
ＥＴ （選択ＦＥＴ等）の高速性を犠牲にするか。
ＥＴ （選択ＦＥＴ等）の高速性を犠牲にするか。
メモリＦＥＴ以外のＦＥＴのゲート絶縁膜を別に薄く形
成することにより高速性を保って製造コストを犠牲にす
る方法が採られていた。
成することにより高速性を保って製造コストを犠牲にす
る方法が採られていた。
本発明は、メモリＦＥＴとそれ以外のＦＥＴのゲート絶
縁膜を同時に薄く形成でき、データ書込の信鯨性と高速
性を損なわず、ドレインの耐圧を落とさないＥＥＦＲＯ
Ｍの製造方法を提供することを目的とする。
縁膜を同時に薄く形成でき、データ書込の信鯨性と高速
性を損なわず、ドレインの耐圧を落とさないＥＥＦＲＯ
Ｍの製造方法を提供することを目的とする。
〔課題を解決するための手段］
上記課題の解決は、半導体基板（１）上にゲート絶縁膜
（５）を形成する工程と、メモリＦＥＴのチャネル領域
上に注入マスク（１４４）を形成する工程と、チャネル
方向に対しドレイン形成側より斜めに基板と反対導電型
不純物のイオンを注入する工程と。
（５）を形成する工程と、メモリＦＥＴのチャネル領域
上に注入マスク（１４４）を形成する工程と、チャネル
方向に対しドレイン形成側より斜めに基板と反対導電型
不純物のイオンを注入する工程と。
チャネル方向に対しソース形成側から斜めまたは垂直に
基板と反対導電型不純物のイオンを注入する工程と、ド
レイン形成側の２度イオン注入された領域上の該ゲート
絶縁膜（５）を開口し、開口内にトンネル絶縁膜（６）
を形成する工程と、該トンネル絶縁膜（６）及びチャネ
ル領域を覆って浮遊ゲート（７）を形成し、その上に層
間絶縁膜（８）を介して制御ゲ−）（９）を形成する工
程を有する半導体装置の製造方法により達成される。
基板と反対導電型不純物のイオンを注入する工程と、ド
レイン形成側の２度イオン注入された領域上の該ゲート
絶縁膜（５）を開口し、開口内にトンネル絶縁膜（６）
を形成する工程と、該トンネル絶縁膜（６）及びチャネ
ル領域を覆って浮遊ゲート（７）を形成し、その上に層
間絶縁膜（８）を介して制御ゲ−）（９）を形成する工
程を有する半導体装置の製造方法により達成される。
本発明はメモリＦＥＴのドレイン領域を形成する際に、
チャネル上に注入マスクを形成し、チャネル方向に対し
斜めに片側、または両側から基板にイオン注入を行い、
ドレイン領域のチャネル側の部分をトンネル絶縁膜の下
の部分の不純物濃度より低くした擬似ＬＤＤ構造にする
ことによりドレイン領域の耐圧を上げるようにしたもの
である。
チャネル上に注入マスクを形成し、チャネル方向に対し
斜めに片側、または両側から基板にイオン注入を行い、
ドレイン領域のチャネル側の部分をトンネル絶縁膜の下
の部分の不純物濃度より低くした擬似ＬＤＤ構造にする
ことによりドレイン領域の耐圧を上げるようにしたもの
である。
このようにして、ドレイン領域の不純物濃度を下げるこ
とによるデータの書込の信鯨性を阻害することなく、シ
かもメモリＰＥＴとそれ以外のＰＥＴのゲート酸化膜を
同時に薄く形成でき、高速性とコストを犠牲にすること
なく ＥＥＦＲＯＭを製造できるようした。
とによるデータの書込の信鯨性を阻害することなく、シ
かもメモリＰＥＴとそれ以外のＰＥＴのゲート酸化膜を
同時に薄く形成でき、高速性とコストを犠牲にすること
なく ＥＥＦＲＯＭを製造できるようした。
第１図（ａ）〜（ｇ）は本発明の一実施例を説明する断
面図である。
面図である。
図の左側はメモＩＪＦＥＴ部、右側はそれ以外のＦＥＴ
部である。
部である。
第１図（ａ）において、 ｐ−５ｉ基板１上にＬＯＣＯ
Ｓ （部分酸化）法により１分離絶縁膜としてＳｉｎｇ
膜２を形成し、その内部に素子形成領域を画定する。
Ｓ （部分酸化）法により１分離絶縁膜としてＳｉｎｇ
膜２を形成し、その内部に素子形成領域を画定する。
第１図（ｂ）において、熱酸化によりゲート絶縁膜とし
て、厚さ２００〜５００人のＳｉＯ□膜５と１２を同時
に形成する。
て、厚さ２００〜５００人のＳｉＯ□膜５と１２を同時
に形成する。
第１図（Ｃ）において５通常のりソグラフイにより。
メモリＰＰＴのチャネル領域上にレジスト膜１４Ａのパ
ターンを形成し、それ以外のＦＥＴはレジスト膜１４Ｂ
で覆う。これらのレジスト膜は注入マスクとなる。
ターンを形成し、それ以外のＦＥＴはレジスト膜１４Ｂ
で覆う。これらのレジスト膜は注入マスクとなる。
第１図（団において、レジスト膜１４Ａを注入マスクに
して、チャネル方向に対し斜めにドレイン側より基板と
反対導電型の不純物のイオン、例えぼりんイオン（Ｐ゛
）を注入する。
して、チャネル方向に対し斜めにドレイン側より基板と
反対導電型の不純物のイオン、例えぼりんイオン（Ｐ゛
）を注入する。
Ｐ゛の注入条件は、エネルギー１００ ＫｅＶ程度。
ドーズ量ＩＥ１３〜ＩＥ１５ ｃｍ−”である。
この際のエネルギーはイオン注入の射影飛程が基板内に
あるように選択する。
あるように選択する。
３′ ４′は注入イオンを活性化した場合のソース、ド
レイン領域を示し、低濃度のｎ−型である。
レイン領域を示し、低濃度のｎ−型である。
第１図（ｅ）において、第１図（ｄ）と同様に、ソース
側から斜めのイオン注入を行う。
側から斜めのイオン注入を行う。
３＃、４″は注入イオンを活性化した場合のソース、ド
レイン領域を示し、低濃度のｎ−型で表されている。
レイン領域を示し、低濃度のｎ−型で表されている。
前回注入の３’、４’と重なった領域は２度注入され濃
度が高くなりｎ型で表されている。
度が高くなりｎ型で表されている。
次に、レジスト膜１４Ａ、 １４Ｂを除去する。
第１図（ｆ）において、メモリＦＥＴのドレイン領域に
トンネル領域を設ける。
トンネル領域を設ける。
そのためにトンネル領域のＳｉＯ□膜５を開口し開口内
にトンネル絶縁膜として、新たに熱酸化による厚さ５０
〜２００人のＳｉＯ□膜６を形成する。
にトンネル絶縁膜として、新たに熱酸化による厚さ５０
〜２００人のＳｉＯ□膜６を形成する。
この際、トンネル領域はドレイン領域のうち。
２度イオン注入されて濃度が高くなった領域上に形成す
る。
る。
図で、３，４は２度のイオン注入により形成されたソー
ス、ドレイン領域である。
ス、ドレイン領域である。
第１図（８）において、気相成長（ＣＶＤ）法により。
基板上に多結晶珪素（ポリＳｔ）膜を成長し、パタニン
グしてメモリＦＥＴの浮遊ゲート７を形成する。
グしてメモリＦＥＴの浮遊ゲート７を形成する。
このとき、メモリＦＥＴ以外のＦＥＴのゲートを同時に
形成してもよい。
形成してもよい。
この後は、第２図において９層間絶縁膜８を介して、ポ
リＳｉ膜からなる制御ゲート９を通常のＥＥＦＲＯＭの
工程で形成する。
リＳｉ膜からなる制御ゲート９を通常のＥＥＦＲＯＭの
工程で形成する。
なお、実施例ではソース、ドレイン領域形成に斜めイオ
ン注入を２度行ったが、基板を回転させる回転斜めイオ
ン注入を行えば１度の注入で、ソース領域とドレイン領
域が同時に形成できる。
ン注入を２度行ったが、基板を回転させる回転斜めイオ
ン注入を行えば１度の注入で、ソース領域とドレイン領
域が同時に形成できる。
また、実施例ではソース領域形成に斜めイオン注入を行
ったが、基板に対し垂直方向に注入してもよい。
ったが、基板に対し垂直方向に注入してもよい。
また、実施例では最初に形成したゲート絶縁膜をそのま
ま使用したが、トンネル酸化膜形成前にゲート絶縁膜を
形成しなおしてもよい。
ま使用したが、トンネル酸化膜形成前にゲート絶縁膜を
形成しなおしてもよい。
また、実施例ではメモリＦＥＴとそれ以外のＦＥＴのゲ
ート絶縁膜を同時に形成したが、別工程で形成してもよ
い。
ート絶縁膜を同時に形成したが、別工程で形成してもよ
い。
以上説明したように本発明によれば。
■ メモリＦＥＴとそれ以外のＰＥＴのゲート絶縁膜を
同時に薄く形成できる。
同時に薄く形成できる。
従って、従来例のように製造コストまたは高速性を犠牲
にすることなく製造可能となる。
にすることなく製造可能となる。
■ トンネル領域下のドレイン領域の不純物濃度を下げ
ないためデータの書込の信転性を損ねることはない。
ないためデータの書込の信転性を損ねることはない。
■ メモリＦＥＴのドレイン領域を自己整合的に擬ＩＬ
ＤＤ化できるため、ドレイン耐圧を落とすことはない。
ＤＤ化できるため、ドレイン耐圧を落とすことはない。
３はメモリＦＥＴ
４はメモリＰＥＴ
５はメモリＰＥＴ
６はメモリＦＥＴ
７はメモリＦＥＴ
８はメモリＦＥＴ
９はメモリＦＥＴ
１０は通常のＦＥＴ
１１は通常のＦＥＴ
１２は通常のＦＥＴ
１３は通常のＦＥＴ
のソース領域。
のドレイン領域。
のゲート絶縁膜でＳｉ０ｇ膜。
のトンネル絶縁膜でＳｉＯ□膜。
の浮遊ゲート。
の層間絶縁膜。
の制御ゲート
のソース領域。
のドレイン領域。
のゲート絶縁膜でＳｉＯ□膜。
のゲート
第１図（ａ）〜（６）は本発明の一実施例を説明する断
面図。 第２図（ａ）、ら）はそれぞれＥＥＦＲＯＭのメモリＦ
ＥＴ部とそれ以外のＦＥＴ部の断面図である。 ｌはｐ−５ｉ基板。 ２は分離絶縁膜でＳｉＯ□膜。 実施イ列の断面図 実方邑４列 の１ＭＴ 面図 第 図（その２） ′！、 ｊ 図（（の］） ζ′ｂ） ＥＥＰＲＯｒｌＩ／）（ａ）ノ七すＦＥＴと（ｂ）Ｙ）
Ｌ以タトのＦＥＴの１ｍ面図同 第 ワ
面図。 第２図（ａ）、ら）はそれぞれＥＥＦＲＯＭのメモリＦ
ＥＴ部とそれ以外のＦＥＴ部の断面図である。 ｌはｐ−５ｉ基板。 ２は分離絶縁膜でＳｉＯ□膜。 実施イ列の断面図 実方邑４列 の１ＭＴ 面図 第 図（その２） ′！、 ｊ 図（（の］） ζ′ｂ） ＥＥＰＲＯｒｌＩ／）（ａ）ノ七すＦＥＴと（ｂ）Ｙ）
Ｌ以タトのＦＥＴの１ｍ面図同 第 ワ
Claims (1)
- 【特許請求の範囲】 半導体基板（１）上にゲート絶縁膜（５）を形成する工
程と、 メモリＦＥＴのチャネル領域上に注入マスク（１４Ａ）
を形成する工程と、 チャネル方向に対しドレイン形成側より斜めに基板と反
対導電型不純物のイオンを注入する工程と、 チャネル方向に対しソース形成側から斜めまたは垂直に
基板と反対導電型不純物のイオンを注入する工程と、 ドレイン形成側の２度イオン注入された領域上の該ゲー
ト絶縁膜（５）を開口し、開口内にトンネル絶縁膜（６
）を形成する工程と、 該トンネル絶縁膜（６）及びチャネル領域を覆って浮遊
ゲート（７）を形成し、その上に層間絶縁膜（８）を介
して制御ゲート（９）を形成する工程を有することを特
徴とする半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2067606A JPH03268365A (ja) | 1990-03-16 | 1990-03-16 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2067606A JPH03268365A (ja) | 1990-03-16 | 1990-03-16 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03268365A true JPH03268365A (ja) | 1991-11-29 |
Family
ID=13349761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2067606A Pending JPH03268365A (ja) | 1990-03-16 | 1990-03-16 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03268365A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05343696A (ja) * | 1992-06-09 | 1993-12-24 | Nippondenso Co Ltd | 電気的に書込み可能な不揮発性半導体記憶装置 |
-
1990
- 1990-03-16 JP JP2067606A patent/JPH03268365A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05343696A (ja) * | 1992-06-09 | 1993-12-24 | Nippondenso Co Ltd | 電気的に書込み可能な不揮発性半導体記憶装置 |
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