JPH04211178A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［０００１１

【産業上の利用分野］本発明は、半導体装置の製造方法
に係わり、不揮発性半導体メモリの製造において、特に
、浮遊ゲート型メモリセルの形成に使用される。 ［０００２］ 【従来の技術】近年、不揮発性メモリにおいて、記憶容
儀が大容儀化するのに伴い、メモリセルの縮小化と、デ
ータの書き込み時間の短縮化が課題になっている。これ
らの問題にたいして、メモリセル構造からのアプローチ
として、ＤＳＡ　（Ｄｉｆｆｕｓｉｏｎ　Ｓｅｌｆ−Ａ
ｌｉｇｎｅｄ）構造が提案されている。図１２はＤＳＡ
構造を説明するための不揮発性メモリセルを示したもの
で、１１はＰ型シリコン基板、１２は分離酸化膜、１３
ａはソース領域（Ｎ型不純物領域）、１３ｂはドレイン
領域（Ｎ　型不純物領域）、１４は浮遊ゲート、１５は
制御ゲート、１６はＰ型不純物領域、１７はチャネル領
域、１８はゲート絶縁膜、１９はポリシリコン層間絶縁
膜である。即ち、ＤＳＡ構造は、図１２に示すように特
にＮチャネル型セルトランジスタのドレイン領域１３ｂ
の周囲に、チャネル領域１７の中央部より高濃度のＰ型
の不純物領域１６（Ｐポケットと略称する）を形成し、
書き込み時トレイン近傍のチャネル領域の電界強度を高
め、これによってゲート注入電流を大きくしようとする
ものである。特にセルトランジスタのパンチスルー耐圧
については、浮遊ゲート型セルトランジスタ特有の問題
がある。それは、浮遊ゲート型の電界効果トランジスタ
をセルに用いた場合、トレインに電圧を印加して行くと
、浮遊ゲートとトレインとの間の容量結合により、浮遊
ゲートの電位が浮くため、セルトランジスタは一層ゲー
ト型のトランジスタに比ベパンチスルーし易くなる。こ
の傾向は、トランジスタのゲート長が短くなるとより顕
著になるため、セルトランジスタサイズを縮小化しよう
とする場合、まず解決しなければならない問題である。 Ｐ−ポケット１６を形成することで空乏領域の伸びが抑
えられ、セルトランジスタのパンチスルー耐圧が向上し
、セルの縮小化に有利となる。 ［０００３１以上のことから浮遊ゲート型メモリセルト
ランジスタにＤＳＡ構造を用いた場合、書き込み速度が
向上し、またパンチスルー耐圧が強くなるという長所が
あり、大容量の不揮発性メモリには不可欠の技術となり
うる。 ［０００４］

【発明が解決しようとする課題】さて、Ｎチャネル型セ
ルトランジスタにおいてＤＳＡ構造を形成しこの目的と
する機能を十分に発揮させるためには、特に浮遊ゲート
のドレイン端部付近にあるＰ−ポケット領域の不純物濃
度プロファイルが重要となる。セルトランジスタのパン
チスルー耐圧の向上と書き込み速度の向上のためには、
ドレイン端部付近のＰ−ポケット領域不純物濃度をチャ
ネル領域よりも十分高くする必要がある。しかし、Ｐポ
ケット領域の形成は、積層ゲート電極の形成後にＰ型不
純物をイオン注入することで行うため、次のような問題
が生ずる。ドレイン端部は、積層ゲートにより覆われて
いるため、チャネリング防止（イオンが通りやすい道す
じからイオンが深く打込まれるのを防く）のため従来の
イオン注入法によるイオンの注入では、基板法線との角
度が最大でも７度と小さく、直接Ｐ型不純物を浮遊ゲー
ト下にあるドレイン端部付近に十分注入することは不可
能である。そのため実際の方法として、Ｐ−ポケット領
域を形成するイオン注入を行い、アニールなどの熱工程
を加えＰ型不純物をトレイン端部となる領域よりさらに
チャネル側に拡散させた後、ソース・ドレイン領域を形
成するイオン注入を行うという方法をとる。このためＤ
ＳＡ構造のＰ−ポケットを導入しようとすると、熱工程
が一回増え、この熱工程のため前記二つのイオン注入を
同時に行うことができず、マスクによるパターニングの
工程数も一回増えるという欠点がある。このような拡散
によりＰ−ポケット領域を形成すると、不純物濃度プロ
ファイルの制御性が十分でなく、かつドレイン端部付近
において十分濃いＰ型不純物濃度を得ることは難しい。 また、Ｐ−ポケット領域形成の為の熱工程によりチャネ
ル不純物濃度プロファイルも大きく影響されてしまうと
いう欠点がある。さらに、Ｐ−ポケット領域を形成する
ためＰ型不純物を横方向に十分熱拡散させてかつこの拡
散させた部分でのＰ型不純物濃度を高く保とうとすると
、イオン注入のドーズ景をかなり大きくしなければなら
ないが、これは接合容量の増大や接合耐圧の劣化といっ
た問題を引き起こす。接合耐圧は、Ｐ−ポケット領域に
おいて素子分離領域下にあるチャネルストッパ領域と重
畳して、さらにＰ型不純物濃度の高くなった部分と、ソ
ース・ドレインのＮ　領域との間にできるｐｎ接合耐圧
できまるため、接合耐圧はこの付近の不純物濃度分布に
よって大きく影響を受ける。 ［０００５］そこで、本発明の目的は、積層ゲート型不
揮発性メモリセルにおいて、トレインまたはソース領域
のチャネル側の周辺領域で、Ｐ型不純物濃度プロファイ
ルの制御性を増し性能向上を図ることのできる半導体装
置の製造方法を提供することにある。 ［０００６］

【課題を解決するための手段と作用】本発明は、［００
０７］ （１）第１導電型のチャネル形成予定領域上に絶縁膜を
介して浮遊ゲート電極を設けかつこのゲート電極上に制
御ゲート電極を積層形成する工程と、前記積層された各
ゲート電極形成後、第１導電型の不純物を半導体基板面
の法線に対して８度以上の角度をつけてイオン注入し、
前記積層されたゲート電極をもつトランジスタのトレイ
ンとなる第２導電型拡散層境界付近に第１導電型不純物
濃度の濃い領域を形成する工程とを具備したことを特徴
とする半導体装置の製造方法である。また本発明は、（
２）前記イオン注入は、前記半導体基板の法線に対して
６０度以下で行われることを特徴とする前記（１）に記
載の半導体装置の製造方法である。 ［０００８］即ち、本発明は、上記の目的を達成するた
めに、Ｐ−ポケット領域の形成のための不純物イオン注
入に、適宜基板を回転させ、基板法線に対して具体的に
は積層ゲートの側面に対して、少なくとも８度以上、６
０度以下の角度でイオン注入し、浮遊ゲート下にあるト
レイン端部付近のポケット領域の不純物濃度を高くする
ものであり、この領域においてイオンの加速電圧と従来
不可能であったイオン注入時の注入角度を変えることで
、この領域における不純物濃度プロファイルの制御を行
ない、書込特性の向上と短チヤネル効果の抑制を同時に
行なうものである。 ［０００９］上記イオン注入方向を８度以上、６０度以
下としたのは、従来の７度以下では、浮遊ゲート下のト
レイン端部付近のポケット領域の不純物濃度を高くする
効果は全く極少となるが、８度近辺では、従来より改善
される起点となるからであり、６０度以下としたのは、
この角度より大きくなると、該角度が大きくなりすぎて
、基板内に良好にイオン注入するのが困難となるからで
ある。本発明では、８度以上の角度でイオン注入するか
ら、前記チャネリングの問題は生じるが、深いイオン注
入を行なうため問題は生じない。 ［００１０１

【実施例］本発明の一実施例であるＥＰＲＯＭセルトラ
ンジスタの製造方法について、Ｎチャネル型を例にとっ
て、図１〜図６を用いて説明する。 【００１１】例えば周知の技術により、Ｐ型シリコン基
板２１の表面にフィールド絶縁膜２２、チャネルストッ
パ領域２３を形成して素子分離を行なう。次に、シリコ
ン基板２１の表面に熱酸化法により、例えば２０ｎｍ程
度のゲート絶縁膜２４を形成する。通常のプロセスは、
ゲート絶縁膜２４の形成後、セルトランジスタのしきい
値を調整するためチャネル領域にＰ型不純物のイオン注
入を行うが、本発明によれば、セルトランジスタのしき
い値をＰポケットのイオン注入条件（注入角度、ドーズ
景、加速電圧）で制御することが可能となるので、この
実施例ではＰ型シリコン基板２１内のＰ型不純物のみで
チャネル領域を形成し、濃度を増すためのＰ型不純物の
イオン注入は行なわない。次に、浮遊ゲートの材料とな
るリンドープ多結晶シリコン層２５を形成する。この後
、この多結晶シリコン層２５上に、熱酸化により例えば
２０ｎｍ程度の熱酸化膜２６を形成する。続いて、この
酸化膜２６上に制御ゲート電極の材料となる第二のリン
ドープ多結晶シリコン層２７を形成する（図１参照）。 ［００１２１次に、前記第二のリンドープ多結晶シリコ
ン層２７、熱酸化膜２６、第一のリンドープ多結晶シリ
コン層２５を順次パターニングし、制御ゲート電極２７
、第二のゲート絶縁膜２６、浮遊ゲート電極２５からな
る積層ゲート電極を形成する。この後、熱酸化を行ない
積層ゲートと基板表面に後酸化膜３１を形成する（図２
参照）。 ［００１３］次に、Ｐ型不純物のイオン注入を上記積層
ゲートをマスクとして自己整合的に行い、後記ソース、
トレイン領域の形成予定部近傍にＰ型イオン注入層３２
ａ、３２ｂを形成する。このイオン注入は、例えばシリ
コン基板２１を毎分１回転以上回転させ、ホウ素を基板
法線３３に対して１０°≦θ≦４５°の角度でドーズ量
５×１０１２ｃｍ−２以上のイオン注入を行う（図３２
図４参照）。この場合イオン注入の不純物は、セルトラ
ンジスタのチャネル領域中央部より濃くかつセルトラン
ジスタのトレイン領域不純物濃度より薄くなるような濃
度で注入すればよい。このイオン注入は、下記式で求め
られる条件により行われる半導体装置の製造方法でよい
。 Ｘ−ｔａｎθ　≧　Ｘ ［００１４］ただし、ここでＸ　は前記イオン注入でイ
オン注入された第１導電型不純物の平均飛程の前記基板
表面からの距離、θは前記半導体基板面の法線に対する
前記イオン注入の角度、Ｘ　はドレインまたはソースの
端部がイオン注入後から最終工程までに前記積層ゲート
下のチャネル方向に拡散によりのびる距離である（図７
参照）。即ち上記イオン注入により注入されるＰ型不純
物の平均飛程の基板表面からの距離Ｘ　とｔａｎθの積
、つまり本実施例においては、浮遊ゲート下に入り込む
Ｐ型不純物のチャネル方向への距離が、ドレイン端部が
浮遊ゲート下に拡散して入り込む距離Ｘ　よりも大きく
あれば、トレイン端部のＰ−ポケット濃度を充分高くす
ることが可能となり、Ｐ−ポケットの効果を発揮するこ
とができる。またこの時のイオン注入の深さＸ　は、ト
レイン拡散層の接合深さＸ　と同程度（幅としてはＸ　
／２≦Ｘ　≦２Ｘ　　）であれば、セルトランジスタの
パンチスルーに一番きいてくるドレイン端部の一番曲率
の大きい部分のＰ型不純物を効果的に上げることができ
、短チヤネル効果の抑制効果が大きくなる。余り浅く注
入しすぎると、後の酸化などの熱工程によってはＰ型不
純物が上部の酸化膜中に吸い出されてしまうので効果的
でない。 ［００１５］図１１にＸ　　＝０．２０μｍ、Ｘ　　は
略０．１６μｍ、Ｘ　　＝０．３０μｍにおけるパンチ
スルー特性の注入角度θ依存性を示す。この場合前記式
によれば、θ〉２８°以上でＰポケットが効果的になる
ことを予想している。この図１１を見てわかることは、
θ＝０°、θ＝１５°、つまり２８°未満ではパンチス
ルー耐圧が浮遊ゲート長し＝０．６μｍ未満で急激に落
ちているが、θ＝３０°つまり２８°以上ではパンチス
ルー耐圧改善効果が大きくあられれ、Ｌ＝０．５μｍま
で充分な値を得ている。ただし本発明においてはθ−８
°以上でも実用に供することができ、またθ＝６０°以
下においても実用に供することができることには変わり
はないことは前述した通りである。 ［００１６１図３２図４において、３４．３６はＰ型不
純物イオンビーム、３５は積層ゲート側壁から入り込む
Ｐ型不純物イオン、３６ａ、３６ｂはフィールドエツジ
端から入り込むＰ型不純物イオン、２１は回転するシリ
コン基板を表す。 ［００１７１次に、Ｎ型不純物のイオン注入を上記積層
ゲートをマスクとして自己整合的に行ない、Ｎ型イオン
注入層３９ａ、３９ｂを形成する。このイオン注入は、
積層ゲート側面に対して平行（基板面の法線に対し７度
）になるようにイオン注入を行なう。例えば砒素を５×
１０１５ｃｍ−２の条件でイオン注入する（図５参照）
。 図５において３８はＮ型不純物イオンビームを表わす。 ［００１８１次に、熱工程、例えば９００℃のアニール
を行ないイオン注入した不純物の活性化と、前記２つの
イオン注入によって受けた酸化膜２４．３１のダメージ
の回復を図る。この時、前記Ｐ型イオン注入層３２ａ。 ３２ｂは、Ｐ−ポケット領域４０ａ、４０ｂを形成し、
前記Ｎ型イオン注入層３９ａ、３９ｂは、ソース・ドレ
イン領域４１ａ、４１ｂを形成する。この後、通常のＭ
Ｏ８集積回路の製造方法に従い、層間絶縁膜４２を形成
する。次いで、ソース・トレイン領域４１ａ、４１ｂの
上の層間絶縁膜４２の一部を開孔し、コンタクトホール
４３を形成した後、ＡＩ電極４４を形成し、ＥＰＲＯＭ
セルが完成する（図６参照）。図６において、４５はＰ
ポケット領域とチャネルストッパ領域が重なった部分、
４６はチャネル領域を表わす。 ［００１９］上記のＥＰＲＯＭセルトランジスタの製造
方法によれば、ＤＳＡ構造で重要であるドレイン領域端
部近傍のＰ−ポケット領域のＰ型不純物濃度を濃くする
ことができ、この結果、セルの書き込み効率が向上し、
セルの微細化、高集積化が容易となる。

【００２０】図７に上記実施例で形成されたセルのドレ
イン端部付近の断面を示す。図７において点線で表わし
たＰ−ポケット領域は、上記実施例のＰ−ポケット領域
形成において、従来のイオン注入法を用いた場合である
。図７においてＸ　はトレイン４１ｂの接合深さ、Ｘは
ドレイン端部がイオン注入後から最終工程までに浮遊ゲ
ート２５下のチャネル方向に拡散でのびた距離である。 図８に、図７のＡ−Ａ’断面における具体的不純物濃度
分布を示す。点線で示すホウ素濃度は、上記実施例のＰ
−ポケット領域形成において、従来のイオン注入法を用
いた場合である。 ［００２１１ （イ）　本方法により、浮遊ゲート２５に近いＰ−ポケ
ット領域４０ｂをチャネル領域４６より十分高濃度にす
ることができ、ドレイン領域４１ｂ近傍の電界強度は増
し、ホットエレクトロンの発生量が増大し、メモリセル
の書き込み効率が向上する。 ［００２２］ （ロ）　前記（イ）により、ソースまたはドレイン領域
とＰ−ポケット領域とのｐｎ接合部を高い不純物濃度で
構成し、空乏領域の伸びを抑制することができるので、
セルトランジスタの実効チャネル長を十分に確保し、短
チヤネル効果を抑制することができる。 ［００２３］ （ハ）　前記（イ）、（ロ）により、Ｐ−ポケット領域
だけでセルトランジスタのしきい値制御が可能となり、
セルトランジスタのチャネル形成に用いるイオン注入を
省略することができる。 ［００２４］ （ニ）　本方法により、Ｐ−ポケット領域のＰ型不純物
濃度プロファイルにおいて、メモリセルの書き込み効率
に影響する部分つまりゲート２５下のドレイン側端付近
と、短チヤネル効果に影響する部分つまりゲート２５下
のトレイン下端付近を独立に制御できる（例えば加速電
圧や角度の違う２回のイオン注入で）ので、セル構造の
変化やセルトランジスタ形成後の熱工程の変化に対して
柔軟に対処することが可能となる。 （ホ）　本方法により、従来のイオン注入法でＰ−ポケ
ット領域を形成するために必要としていた熱工程を省略
することができる。 ［００２５］ （へ）　前記（ホ）により、セルトランジスタのＰ−ポ
ケット領域を形成するためのイオン注入と、ソース・ド
レイン領域を形成するためのイオン注入を同時に行うこ
とができ、マスクによるパターニングの工程を削減する
ことができる。 （ト）　　本方法により、素子分離領域２２下のチャネ
ルストッパ領域２３とＰ−ポケット領域が重なる部分４
５では、Ｐ−ポケット領域が重なる部分４５では、Ｐ−
ポケットを形成するＰ型不純物イオンがフィールドエツ
ジでの透過や散乱により、基板表面から奥深くまで緩慢
なプロファイルを持つことになる。またウェハを回転さ
せてＰ−ポケットの斜めイオン注入を行う場合、フィー
ルドエツジの下部に注入されるＰ型不純物イオンの数は
、例えば層３２ｂのＰ−ポケット領域においては、フィ
ールドエツジ下へ入り込むＰ方不純物イオン３６ｂの方
向で最大となるが、１８０°逆向きの３６ａの方向では
ほとんど注入されないという効果のため、Ｐ−ポケット
３６ｂとチャネルストッパ２２の重なる部分４５のＰ型
不純物濃度は低減されることになる。　（図３参照）こ
れらの効果のため、前記部分にできるｐｎ接合では従来
のイオン注入法によりＰ−ポケットを形成した場合のｐ
ｎ接合に比べ、接合付近のＰ型不純物濃度の低減の効果
や濃度勾配が緩和される効果により、ｐｎ接合の耐圧の
向上が得られる。 ［００２６］なお本発明は実施例のみに限られず種々の
応用が可能である。例えば前記実施例では、ソース・ド
レイン領域を覆うようにＰ−ポケット領域を形成したが
（図６参照）、例えばマスク工程を用い、基板２１を静
止させておくとか、間欠回転させることにより、図９゜
図１０に示すようなＰ−ポケット領域をドレイン近傍に
部分的に形成してもよいことは、明らかである。また前
記実施例では、トレイン・ソース両側にＰ−ポケット層
を形成する場合について述べたが、マスク工程を用いて
、ドレインの側のみに設けても良いことは明らかである
。また、Ｎチャネル型セルについて述べたが、Ｐチャネ
ル型セルでも同様である。 ［００２７］

【発明の効果】

（１）本発明により、浮遊ゲートに近いＰ−ポケット領
域をチャネル領域より十分高濃度にすることができ、ド
レイン領域近傍の電界強度は増し、ホットエレクトロン
の発生量が増大し、メモリセルの書き込み効率が向上す
る。 ［００２８］ （２）前記（１）により、ソースまたはドレイン領域と
Ｐ−ポケット領域とのｐｎ接合部を高い不純物濃度で構
成し、空乏領域の伸びを抑制することができるので、セ
ルトランジスタの実効チャネル長を十分に確保し、短チ
ヤネル効果を抑制することができる。 ［００２９］ （３）前記（１）、（２）により、Ｐ−ポケット領域だ
けでセルトランジスタの動作が可能となり、セルトラン
ジスタのチャネル形成に用いるイオン注入が省略できる
。

【００３０】 （４）本発明により、Ｐ−ポケット領域のＰ型不純物濃
皮プロファイルにおいて、メモリセルの書き込み効率に
影響する部分と短チヤネル効果に影響する部分をけを独
立に制御できるので、セル構造の変化やセルトランジス
タ形成後の熱工程の変化に対して柔軟に対処することが
可能となる。 （５）本発明により、従来のイオン注入法でＰ−ポケッ
ト領域形成するために必要としていた熱工程を省略する
ことができる。 ［００３１１ （６）前記（５）により、セルトランジスタのＰ−ポケ
ット領域を形成するためのイオン注入と、ソース・ドレ
イン領域を形成するためのイオン注入を同時に行うこと
ができ、マスクによるパターニングの工程を削減するこ
とができる。 ［００３２］ （７）本発明により、素子分離領域下のチャネルストッ
パ領域とＰ−ポケット領域が重なる部分では、Ｐ−ポケ
ットを形成するＰ型不純物イオンがフィールドエツジで
の透過や散乱により、基板表面から奥深くまで緩慢なプ
ロファイルを持つことになる。またウェハを回転させて
Ｐ−ポケットの斜めイオン注入を行う場合のフィールド
エッジ下部に注入されるＰ型不純物イオンの数が低減さ
れる。このため、前記部分にできるｐｎ接合では従来の
イオン注入によりＰ−ポケットを形成した場合のｐｎ接
合に比べ、接合付近のＰ型不純物濃度の低減の効果や濃
度勾配が緩和される効果のため、ｐｎ接合の耐圧の向上
が得られる。

【図面の簡単な説明】

【図１】本発明の一実施例の工程図。

【図２】同実施例の工程図。

【図３】同実施例の工程図。

【図４】同実施例の工程図。

【図５】同実施例の工程図。

【図６】同実施例の工程図。

【図７】同ドレイン付近の断面図。

【図８】図７における不純物濃度プロファイルを示す図
。

【図９】本発明の異なる実施例の要部断面図。

【図１０】本発明の異なる実施例の要部断面図。

【図１１】セルトランジスタのパンチスルー耐圧特性図
。

【図１２】従来の不揮発性メモリセルの断面図。

【符号の説明】

２１・・・Ｐ型基板、２２・・・フィールド絶縁膜、２
３・・・チャネルストッパ、２４．２９・・・ゲート絶
縁膜、２５・・・浮遊ゲート電極（ポリシリコン）、２
６・・・酸化膜、２７・・・制御ゲート電極（ポリシリ
コン）、３１・・・後酸化膜、３２ａ、３２ｂ・Ｐ型イ
オン注入層、３９ａ、３９ｂ−Ｎ型イオン注入層、４０
ａ、４０ｂ・・・Ｐ−ポケット領域、４１ａ、４１ｂ・
・・ソース・トレイン、４２・・・層間絶縁膜、４３・
・・コンタクトホール、４４・・・ＡＩ電極、４５・・
・Ｐ領域型なり部、４６・・・チャネル領域。

【図１】

【図２】

【図３】

【図４】

【図７】

【図５】

【図６】

【図８】

【図９】

【図１０】

【図１１】

【図１２】

Claims (9)

【特許請求の範囲】
1. 【請求項１】第１導電型のチャネル形成予定領域上に絶
   縁膜を介して浮遊ゲート電極を設けかつこのゲート電極
   上に絶縁膜を介して制御ゲート電極を積層形成する工程
   と、前記積層された各ゲート電極形成後、第１導電型の
   不純物を半導体基板面の法線に対して８度以上の角度を
   つけてイオン注入し、前記積層されたゲート電極をもつ
   トランジスタのドレインとなる第２導電型拡散層境界付
   近に第１導電型不純物濃度の濃い領域を形成する工程と
   を具備したことを特徴とする半導体装置の製造方法。
2. 【請求項２】前記トランジスタのドレインのみでなくソ
   ースとなる第２導電型拡散層境界付近にも第１導電型不
   純物濃度の濃い領域を形成することを特徴とする請求項
   １に記載の半導体装置の製造方法。
3. 【請求項３】前記不純物は、前記トランジスタのチャネ
   ル領域中央部より濃くかつ前記トランジスタのトレイン
   領域の不純物濃度より薄くなるような濃度で注入する工
   程を有することを特徴とする請求項１または２に記載の
   半導体装置の製造方法。
4. 【請求項４】前記イオン注入は、前記基板を連続回転さ
   せて行なわれるものであることを特徴とする請求項１ま
   たは２に記載の半導体装置の製造方法。
5. 【請求項５】前記イオン注入は、前記基板を間欠回転さ
   せて行なわれるものであることを特徴とする請求項１ま
   たは２に記載の半導体装置の製造方法。
6. 【請求項６】前記イオン注入は、前記半導体基板の法線
   に対して６０度以下で行なわれることを特徴とする請求
   項１または２に記載の半導体装置の製造方法。
7. 【請求項７】前記８度以上の角度をつけるイオン注入は
   、前記トランジスタのソース、ドレインを形成するイオ
   ン注入と同時に行なうものであることを特徴とする請求
   項１または２に記載の半導体装置の製造方法。
8. 【請求項８】前記イオン注入は、下記式で求められる条
   件により行なわれることを特徴とする請求項１または２
   に記載の半導体装置の製造方法。 Ｘ−ｔａｎθ　≧　Ｘ ただし、ここでＸ　は前記イオン注入でイオン注入され
   た第１導電型不純物の平均飛程の前記基板表面からの距
   離、θは前記半導体基板面の法線に対する前記イオン注
   入の角度、Ｘ　はトレインまたはソースの端部がイオン
   注入後から最終工程までに前記積層ゲート下のチャネル
   方向に拡散によりのびる距離である。
9. 【請求項９】前記イオン注入において、Ｘ　が下記条件
   を満たすイオン注入工程を有することを特徴とする請求
   項１または２または８に記載の半導体装置の製造方法。 Ｘ　　／２　　≦　Ｘ　　≦　２Ｘ ただし、ここででＸ　は前記イオン注入でイオン注入さ
   れた第１導電型不純物の平均飛程の前記基板表面からの
   距離、Ｘ　はドレイン拡散層の接合深さである。