JPH0992729A - 半導体装置及び半導体装置の製造方法 - Google Patents
半導体装置及び半導体装置の製造方法Info
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- JPH0992729A JPH0992729A JP7244443A JP24444395A JPH0992729A JP H0992729 A JPH0992729 A JP H0992729A JP 7244443 A JP7244443 A JP 7244443A JP 24444395 A JP24444395 A JP 24444395A JP H0992729 A JPH0992729 A JP H0992729A
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Abstract
(57)【要約】
【課題】 同一基板上に作製されるＣＭＯＳ回路におい
て、ＰＭＯＳのゲート酸化膜がＮＭＯＳのゲート酸化膜
より薄くし、ＰＭＯＳの電流駆動能力を相対的に上げ、
素子を高速動作させる。 【解決手段】 シリコン基板上１に通常のＣＭＯＳ型素
子作製プロセスを用い、素子分離領域を形成する。次に
活性領域に犠牲酸化膜を形成し、ウェル領域４、２２を
形成する。レジストによりＰＭＯＳが作られる活性領域
のみを開口する。その後、シリコン基板表面に窒素原子
のイオン注入を所定の窒素ドーズ量で行う。次に犠牲酸
化膜を除去した後にゲート酸化膜を形成すると、窒素に
より酸化が抑制される。その後、ゲート電極のポリシリ
コンを形成し、サイドウオール、高濃度拡散層１８、２
５を形成し、ＰＭＯＳ４２側のゲ−ト酸化膜１２がＮＭ
ＯＳ４１側のゲ−ト酸化膜１１より薄いＣＭＯＳ回路を
形成する。
て、ＰＭＯＳのゲート酸化膜がＮＭＯＳのゲート酸化膜
より薄くし、ＰＭＯＳの電流駆動能力を相対的に上げ、
素子を高速動作させる。 【解決手段】 シリコン基板上１に通常のＣＭＯＳ型素
子作製プロセスを用い、素子分離領域を形成する。次に
活性領域に犠牲酸化膜を形成し、ウェル領域４、２２を
形成する。レジストによりＰＭＯＳが作られる活性領域
のみを開口する。その後、シリコン基板表面に窒素原子
のイオン注入を所定の窒素ドーズ量で行う。次に犠牲酸
化膜を除去した後にゲート酸化膜を形成すると、窒素に
より酸化が抑制される。その後、ゲート電極のポリシリ
コンを形成し、サイドウオール、高濃度拡散層１８、２
５を形成し、ＰＭＯＳ４２側のゲ−ト酸化膜１２がＮＭ
ＯＳ４１側のゲ−ト酸化膜１１より薄いＣＭＯＳ回路を
形成する。
Description
【０００１】
【発明の属する技術分野】この発明は半導体装置とその
製造方法に関し、特にＭＯＳ型電界効果トランジスタの
構造とその製造方法に関するものである。
製造方法に関し、特にＭＯＳ型電界効果トランジスタの
構造とその製造方法に関するものである。
【０００２】
【従来の技術】図１９に従来のＣＭＯＳ回路の素子構成
を断面図で示す。シリコン基板５１上に素子分離領域５
２を挟んで、Ｎ型不純物のドープされたＮウェル層５３
とをＰ型不純物のドープされたＰウェル層５４とが形成
される。Ｎウェル層５３上にはゲート酸化膜５７とＰＭ
ＯＳのゲート電極５８が形成され、その後、イオン注入
等の方法によりＰＭＯＳ拡散層５５が形成され、ＰＭＯ
Ｓ素子６０が構成される。同様に、Ｐウェル層５４上に
はゲート酸化膜５７とＮＭＯＳのゲート電極５９が形成
され、その後、イオン注入等の方法によりＮＭＯＳ拡散
層５６が形成され、ＮＭＯＳ素子６１が構成される。
を断面図で示す。シリコン基板５１上に素子分離領域５
２を挟んで、Ｎ型不純物のドープされたＮウェル層５３
とをＰ型不純物のドープされたＰウェル層５４とが形成
される。Ｎウェル層５３上にはゲート酸化膜５７とＰＭ
ＯＳのゲート電極５８が形成され、その後、イオン注入
等の方法によりＰＭＯＳ拡散層５５が形成され、ＰＭＯ
Ｓ素子６０が構成される。同様に、Ｐウェル層５４上に
はゲート酸化膜５７とＮＭＯＳのゲート電極５９が形成
され、その後、イオン注入等の方法によりＮＭＯＳ拡散
層５６が形成され、ＮＭＯＳ素子６１が構成される。
【０００３】このように、ＣＭＯＳ回路は同一の基板上
にＰＭＯＳとＮＭＯＳとが構成されるのであるが、ＰＭ
ＯＳとＮＭＯＳとでは、電子、ホールの移動度が異なる
ためにＮＭＯＳでは電流駆動能力が大きく、ＰＭＯＳで
は電流駆動能力が小さい。しかし、この方法では、ＰＭ
ＯＳ素子のゲート幅を大きくする分、素子の面積が増加
し、小型化に反してしまう。
にＰＭＯＳとＮＭＯＳとが構成されるのであるが、ＰＭ
ＯＳとＮＭＯＳとでは、電子、ホールの移動度が異なる
ためにＮＭＯＳでは電流駆動能力が大きく、ＰＭＯＳで
は電流駆動能力が小さい。しかし、この方法では、ＰＭ
ＯＳ素子のゲート幅を大きくする分、素子の面積が増加
し、小型化に反してしまう。
【０００４】一方、このＰＭＯＳの電流駆動能力をあげ
る別の方法はゲート酸化膜５７を薄くすることである。
即ち、ＰＭＯＳのゲート酸化膜が、ＮＭＯＳのゲート酸
化膜と比べて薄いような構造を作製すればよい。しか
し、同一基板上に作製することは非常に困難である。通
常は同時に同じ厚さのゲート酸化膜を形成するのである
が、例えば、ＰＭＯＳ、ＮＭＯＳを交互にマスクして一
方ずつゲート酸化膜を形成する等、非常に工程数の多い
プロセスになってしまう。
る別の方法はゲート酸化膜５７を薄くすることである。
即ち、ＰＭＯＳのゲート酸化膜が、ＮＭＯＳのゲート酸
化膜と比べて薄いような構造を作製すればよい。しか
し、同一基板上に作製することは非常に困難である。通
常は同時に同じ厚さのゲート酸化膜を形成するのである
が、例えば、ＰＭＯＳ、ＮＭＯＳを交互にマスクして一
方ずつゲート酸化膜を形成する等、非常に工程数の多い
プロセスになってしまう。
【０００５】また、１ＧビットＤＲＡＭクラスのメモリ
には高速動作が要求される。この高速動作のためにはゲ
ート長を ０．１５μｍレベルまで細くし、更にゲート
酸化膜を５ｎｍ程度まで薄くする必要がある。しかし、
ゲート酸化膜を５ｎｍ程度にまで薄くすると直接トンネ
リングと呼ばれるゲートリーク電流、更に、初期絶縁破
壊率が大きくなるという問題がある。特に、１あるいは
０を記憶するメモリセルアレイではリーク電流の低減、
絶縁破壊電荷量を増大させることが必要なためあまり酸
化膜を薄くすることができない。一方、高速動作のため
にはゲート酸化膜を薄くしゲート容量を上げ電流駆動能
力を上げることが必要である。そのため、メモリセルア
レイ内ではゲート酸化膜を厚くし、周辺回路部ではゲー
ト酸化膜を薄くし高速動作に対応可能なメモリ構造が期
待されていた。
には高速動作が要求される。この高速動作のためにはゲ
ート長を ０．１５μｍレベルまで細くし、更にゲート
酸化膜を５ｎｍ程度まで薄くする必要がある。しかし、
ゲート酸化膜を５ｎｍ程度にまで薄くすると直接トンネ
リングと呼ばれるゲートリーク電流、更に、初期絶縁破
壊率が大きくなるという問題がある。特に、１あるいは
０を記憶するメモリセルアレイではリーク電流の低減、
絶縁破壊電荷量を増大させることが必要なためあまり酸
化膜を薄くすることができない。一方、高速動作のため
にはゲート酸化膜を薄くしゲート容量を上げ電流駆動能
力を上げることが必要である。そのため、メモリセルア
レイ内ではゲート酸化膜を厚くし、周辺回路部ではゲー
ト酸化膜を薄くし高速動作に対応可能なメモリ構造が期
待されていた。
【０００６】上記のＤＲＡＭメモリに対し、例えば図２
０の構造で示される従来のフラッシュメモリは以下のよ
うに製造されていた。図において、基板５１上に素子分
離領域５２を介してメモリセル領域６３と周辺回路領域
６２に分別される。従来のフラッシュメモリは、メモリ
セル領域６３内のＭＯＳ型素子を形成する際フローティ
ングゲート６５下のゲート酸化膜６６は薄い方がよいた
め、例えば、約１０ｎｍのゲート酸化膜を形成し、次に
その素子のフローティングゲート６５等のゲート電極を
形成し（図２０中（ａ））、その次にメモリセル領域６
３全体を保護膜６７を用いてマスクし、周辺回路部のト
ランジスタ（ゲート酸化膜６８約１５ｎｍ）を形成する
（図２０中（ｂ））プロセスを用いて、製造されてい
た。即ち、異なるゲート酸化膜の厚さの領域は、別々に
形成する方法を用いていた。
０の構造で示される従来のフラッシュメモリは以下のよ
うに製造されていた。図において、基板５１上に素子分
離領域５２を介してメモリセル領域６３と周辺回路領域
６２に分別される。従来のフラッシュメモリは、メモリ
セル領域６３内のＭＯＳ型素子を形成する際フローティ
ングゲート６５下のゲート酸化膜６６は薄い方がよいた
め、例えば、約１０ｎｍのゲート酸化膜を形成し、次に
その素子のフローティングゲート６５等のゲート電極を
形成し（図２０中（ａ））、その次にメモリセル領域６
３全体を保護膜６７を用いてマスクし、周辺回路部のト
ランジスタ（ゲート酸化膜６８約１５ｎｍ）を形成する
（図２０中（ｂ））プロセスを用いて、製造されてい
た。即ち、異なるゲート酸化膜の厚さの領域は、別々に
形成する方法を用いていた。
【０００７】
【発明が解決しようとする課題】上記のように、従来同
一基板上に複数のＭＯＳ型半導体素子が形成された半導
体装置においては、必要に応じて、個々のＭＯＳ型半導
体素子のゲート酸化膜の厚さを制御するために、厚さの
異なる領域毎にマスク等を用いて形成しなくてはなら
ず、工程が非常に繁雑になっていた。
一基板上に複数のＭＯＳ型半導体素子が形成された半導
体装置においては、必要に応じて、個々のＭＯＳ型半導
体素子のゲート酸化膜の厚さを制御するために、厚さの
異なる領域毎にマスク等を用いて形成しなくてはなら
ず、工程が非常に繁雑になっていた。
【０００８】本発明は係る問題を解決するためになされ
たもので、簡便な方法を用いて形成され、且つ厚さ制御
が容易な手法で形成された、同一基板上に異なる厚さの
酸化膜を有する複数のＭＯＳ型半導体素子を備えた半導
体装置及びその製造方法を提供することを目的とする。
さらに、ゲート酸化膜の誘電率を上昇させ、ゲート容量
の大きなＭＯＳ型半導体素子を備えた半導体装置及びそ
の製造方法を提供することを目的とする。
たもので、簡便な方法を用いて形成され、且つ厚さ制御
が容易な手法で形成された、同一基板上に異なる厚さの
酸化膜を有する複数のＭＯＳ型半導体素子を備えた半導
体装置及びその製造方法を提供することを目的とする。
さらに、ゲート酸化膜の誘電率を上昇させ、ゲート容量
の大きなＭＯＳ型半導体素子を備えた半導体装置及びそ
の製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】請求項１の発明に係わる
半導体装置は、同一半導体基板上に複数のＭＯＳ型半導
体素子を備えた半導体装置において、活性領域上に特定
の厚さのゲート酸化膜を有する第１の半導体素子と、少
なくとも前記第１の半導体素子の活性領域よりも高濃度
の窒素を含有する活性領域上に前記第１の半導体素子の
ゲート酸化膜より薄いゲート酸化膜を有する第２の半導
体素子とを備えたものである。
半導体装置は、同一半導体基板上に複数のＭＯＳ型半導
体素子を備えた半導体装置において、活性領域上に特定
の厚さのゲート酸化膜を有する第１の半導体素子と、少
なくとも前記第１の半導体素子の活性領域よりも高濃度
の窒素を含有する活性領域上に前記第１の半導体素子の
ゲート酸化膜より薄いゲート酸化膜を有する第２の半導
体素子とを備えたものである。
【００１０】請求項２の発明に係わる半導体装置は、請
求項１において、第２の半導体素子のゲート酸化膜が活
性領域から拡散された窒素を含有することを規定するも
のである。
求項１において、第２の半導体素子のゲート酸化膜が活
性領域から拡散された窒素を含有することを規定するも
のである。
【００１１】請求項３の発明に係わる半導体装置は、請
求項１において、半導体装置がＮＭＯＳ素子とＰＭＯＳ
素子とを搭載したＣＭＯＳ回路を構成する半導体装置で
あって、第１の半導体素子がＮＭＯＳ素子あるいはＰＭ
ＯＳ素子のいずれかであり且つ、第２の半導体素子が第
１の半導体素子と異なる導電型のＭＯＳ素子であること
を規定するものである。
求項１において、半導体装置がＮＭＯＳ素子とＰＭＯＳ
素子とを搭載したＣＭＯＳ回路を構成する半導体装置で
あって、第１の半導体素子がＮＭＯＳ素子あるいはＰＭ
ＯＳ素子のいずれかであり且つ、第２の半導体素子が第
１の半導体素子と異なる導電型のＭＯＳ素子であること
を規定するものである。
【００１２】請求項４の発明に係わる半導体装置は、請
求項１において、半導体装置がＤＲＡＭ回路を構成する
半導体装置であって、第１の半導体素子がメモリを構成
する素子であり、第２の半導体素子がロジックを構成す
る素子であることを規定するものである。
求項１において、半導体装置がＤＲＡＭ回路を構成する
半導体装置であって、第１の半導体素子がメモリを構成
する素子であり、第２の半導体素子がロジックを構成す
る素子であることを規定するものである。
【００１３】請求項５の発明に係わる半導体装置は、請
求項１において、半導体装置がフラッシュメモリ回路を
構成する半導体装置であって、第１の半導体素子が周辺
回路を構成する素子であり、第２の半導体素子がメモリ
を構成する素子であって第２の半導体素子のゲート酸化
膜はメモリを構成するフローティングゲートと半導体基
板との間に配置するゲート酸化膜であることを規定する
ものである。
求項１において、半導体装置がフラッシュメモリ回路を
構成する半導体装置であって、第１の半導体素子が周辺
回路を構成する素子であり、第２の半導体素子がメモリ
を構成する素子であって第２の半導体素子のゲート酸化
膜はメモリを構成するフローティングゲートと半導体基
板との間に配置するゲート酸化膜であることを規定する
ものである。
【００１４】請求項６の発明に係わる半導体装置の製造
方法は、半導体基板上に形成された素子分離領域の間に
配置する活性領域上に、ゲート酸化膜を形成し、さらに
該ゲート酸化膜上に所望のＭＯＳ型半導体素子を複数形
成する半導体装置の製造方法において、一部特定領域が
開口されたマスクを前記活性領域の上方に配置し、前記
マスクの開口部に相当する活性領域に窒素を注入する工
程と、前記工程により注入窒素の濃度分布が形成された
活性領域にゲート酸化膜を形成する工程とを備えたもの
である。
方法は、半導体基板上に形成された素子分離領域の間に
配置する活性領域上に、ゲート酸化膜を形成し、さらに
該ゲート酸化膜上に所望のＭＯＳ型半導体素子を複数形
成する半導体装置の製造方法において、一部特定領域が
開口されたマスクを前記活性領域の上方に配置し、前記
マスクの開口部に相当する活性領域に窒素を注入する工
程と、前記工程により注入窒素の濃度分布が形成された
活性領域にゲート酸化膜を形成する工程とを備えたもの
である。
【００１５】請求項７の発明に係わる半導体装置の製造
方法は、請求項６において、窒素を注入する工程におい
て、窒素の注入量及び注入エネルギーを制御することに
より、後工程で形成されるゲート酸化膜の厚さを制御す
ることを規定するものである。
方法は、請求項６において、窒素を注入する工程におい
て、窒素の注入量及び注入エネルギーを制御することに
より、後工程で形成されるゲート酸化膜の厚さを制御す
ることを規定するものである。
【００１６】請求項８の発明に係わる半導体装置の製造
方法は、請求項６において、活性領域にゲート酸化膜を
形成する工程より少なくとも後ろに、窒素をゲート酸化
膜中に拡散させる熱処理を行う工程をさらに備えたこと
を規定するものである。
方法は、請求項６において、活性領域にゲート酸化膜を
形成する工程より少なくとも後ろに、窒素をゲート酸化
膜中に拡散させる熱処理を行う工程をさらに備えたこと
を規定するものである。
【００１７】
実施の形態１．以下、本発明の一実施の形態を図につい
て説明する。図１〜６は本願発明の半導体装置及び半導
体装置の製造方法によるＭＯＳ型半導体素子の作製工程
を示す工程図で、図１はＭＯＳ型素子作製の素子分離、
Ｎウェル形成工程を示す図、図２はＭＯＳ型素子作製の
窒素イオン注入工程を示す図で、図３はＭＯＳ型素子作
製の犠牲酸化膜除去工程を示す図、図４はＭＯＳ型素子
作製のゲート酸化膜形成工程を示す図、図５はＭＯＳ型
素子作製のポリシリコン成長工程を示す図、図６はＭＯ
Ｓ型素子作製のゲート電極、拡散層形成工程を示す図で
ある。図７は活性領域に注入するイオン量とその上に形
成されるゲート酸化膜の厚さの関係を示す図である。図
８は窒素原子の注入エネルギーと注入深さとの関係を説
明する図である。
て説明する。図１〜６は本願発明の半導体装置及び半導
体装置の製造方法によるＭＯＳ型半導体素子の作製工程
を示す工程図で、図１はＭＯＳ型素子作製の素子分離、
Ｎウェル形成工程を示す図、図２はＭＯＳ型素子作製の
窒素イオン注入工程を示す図で、図３はＭＯＳ型素子作
製の犠牲酸化膜除去工程を示す図、図４はＭＯＳ型素子
作製のゲート酸化膜形成工程を示す図、図５はＭＯＳ型
素子作製のポリシリコン成長工程を示す図、図６はＭＯ
Ｓ型素子作製のゲート電極、拡散層形成工程を示す図で
ある。図７は活性領域に注入するイオン量とその上に形
成されるゲート酸化膜の厚さの関係を示す図である。図
８は窒素原子の注入エネルギーと注入深さとの関係を説
明する図である。
【００１８】以下、図に従って本願発明の半導体装置の
製造工程を説明する。シリコン基板１上に通常のＭＯＳ
型素子作製プロセスを用い、素子分離領域２を形成す
る。次に活性領域に犠牲酸化膜５を形成し、Ｎ型の不純
物３をイオン注入し（又は熱拡散により）、Ｎウェル４
領域を形成する（図１）。次に、図２中領域Ａ６、領域
Ｂ７のうち領域Ａ６のみにレジスト８を用いてマスク
し、領域Ｂ７部を開口し窒素のイオン注入９を行う。シ
リコン基板表面近傍の活性領域（Ｎウェル４領域の一
部）に窒素（イオン）添加領域１０が形成される（図
２）。この時の窒素ドーズ量は、1×1016 /cm2 以下で
ある。レジストを除去した後、窒素注入量が多い場合は
熱処理を施し導入された結晶欠陥の回復を行う。次に、
犠牲酸化膜５を除去した（図３）後にゲート酸化を行う
（図４）。領域Ａ６では窒素が注入されていないために
従来のシリコン酸化速度によりゲート酸化膜１１が形成
される。一方、領域Ｂ７では窒素が注入されているため
に酸素原子の拡散が抑制され、従ってシリコン酸化速度
が抑制され、領域Ａ６でのゲート酸化膜１１より薄いゲ
ート酸化膜１２が形成される。また、レジストエッジ部
では窒素の注入後の横方向拡散により窒素濃度が領域Ｂ
から領域Ａに向かい緩やかに減少するためにこの部分に
形成されるゲート酸化膜１３は緩やかな勾配にてゲート
酸化膜１１とゲート酸化膜１２を結ぶ。なお、窒素によ
り酸化が抑制されたゲート酸化膜１２、１３は、酸化膜
中に窒素原子（イオン）の一部が取り込まれ、また、シ
リコン基板とこの酸化膜界面にパイルアップし、残りの
窒素原子（イオン）はシリコン基板表面近傍に留まる。
次に、ゲート酸化膜上にゲート電極材料、例えば不純物
がドープされたポリシリコン１４を堆積させ（図５）、
ポリシリコン異方性エッチングにより、ＰＭＯＳのゲー
ト電極１５を形成し、サイドウオール１６を形成した後
に、Ｂ原子のイオン注入１７によりＰ型の拡散層１８を
形成し（図６）、熱処理、層間膜、アルミニウム配線等
を施し、所望の素子が形成される。
製造工程を説明する。シリコン基板１上に通常のＭＯＳ
型素子作製プロセスを用い、素子分離領域２を形成す
る。次に活性領域に犠牲酸化膜５を形成し、Ｎ型の不純
物３をイオン注入し（又は熱拡散により）、Ｎウェル４
領域を形成する（図１）。次に、図２中領域Ａ６、領域
Ｂ７のうち領域Ａ６のみにレジスト８を用いてマスク
し、領域Ｂ７部を開口し窒素のイオン注入９を行う。シ
リコン基板表面近傍の活性領域（Ｎウェル４領域の一
部）に窒素（イオン）添加領域１０が形成される（図
２）。この時の窒素ドーズ量は、1×1016 /cm2 以下で
ある。レジストを除去した後、窒素注入量が多い場合は
熱処理を施し導入された結晶欠陥の回復を行う。次に、
犠牲酸化膜５を除去した（図３）後にゲート酸化を行う
（図４）。領域Ａ６では窒素が注入されていないために
従来のシリコン酸化速度によりゲート酸化膜１１が形成
される。一方、領域Ｂ７では窒素が注入されているため
に酸素原子の拡散が抑制され、従ってシリコン酸化速度
が抑制され、領域Ａ６でのゲート酸化膜１１より薄いゲ
ート酸化膜１２が形成される。また、レジストエッジ部
では窒素の注入後の横方向拡散により窒素濃度が領域Ｂ
から領域Ａに向かい緩やかに減少するためにこの部分に
形成されるゲート酸化膜１３は緩やかな勾配にてゲート
酸化膜１１とゲート酸化膜１２を結ぶ。なお、窒素によ
り酸化が抑制されたゲート酸化膜１２、１３は、酸化膜
中に窒素原子（イオン）の一部が取り込まれ、また、シ
リコン基板とこの酸化膜界面にパイルアップし、残りの
窒素原子（イオン）はシリコン基板表面近傍に留まる。
次に、ゲート酸化膜上にゲート電極材料、例えば不純物
がドープされたポリシリコン１４を堆積させ（図５）、
ポリシリコン異方性エッチングにより、ＰＭＯＳのゲー
ト電極１５を形成し、サイドウオール１６を形成した後
に、Ｂ原子のイオン注入１７によりＰ型の拡散層１８を
形成し（図６）、熱処理、層間膜、アルミニウム配線等
を施し、所望の素子が形成される。
【００１９】ここで、上記図２〜図４の工程における、
イオン注入された窒素量と形成されるシリコン酸化膜の
厚さの関係について説明する。図７は窒素イオン注入量
（イオンドーズ量）に対するシリコン酸化膜の厚さの関
係を示したもので、酸化時間を約１５分に設定した時、
それぞれのイオン注入条件に対して、酸化膜厚をプロッ
トしたものである。窒素注入はシリコン基板上に犠牲酸
化膜１５ｎｍ形成した後に行う（図５参照）。図８に示
すように窒素の注入エネルギーが高い方が図中右側に示
すようにシリコン基板の奥深くに窒素添加領域１０を作
ることができる。一方、図７において、グラフの右端の
１９（□）は窒素が注入されていない時に形成される酸
化膜厚を示し、７．１ｎｍである。２０（○）は注入エ
ネルギー１０ｋｅＶの結果を、２１（●）は２０ｋｅＶ
の結果をそれぞれ示す。例えば、酸化速度を１０％抑制
し酸化膜厚さを制御しようとするならば、注入エネルギ
ーと窒素注入量とを１０ｋｅＶで８×101４/cm2、２０
ｋｅＶで９×1015 /cm2 程度に制御すればよい。
イオン注入された窒素量と形成されるシリコン酸化膜の
厚さの関係について説明する。図７は窒素イオン注入量
（イオンドーズ量）に対するシリコン酸化膜の厚さの関
係を示したもので、酸化時間を約１５分に設定した時、
それぞれのイオン注入条件に対して、酸化膜厚をプロッ
トしたものである。窒素注入はシリコン基板上に犠牲酸
化膜１５ｎｍ形成した後に行う（図５参照）。図８に示
すように窒素の注入エネルギーが高い方が図中右側に示
すようにシリコン基板の奥深くに窒素添加領域１０を作
ることができる。一方、図７において、グラフの右端の
１９（□）は窒素が注入されていない時に形成される酸
化膜厚を示し、７．１ｎｍである。２０（○）は注入エ
ネルギー１０ｋｅＶの結果を、２１（●）は２０ｋｅＶ
の結果をそれぞれ示す。例えば、酸化速度を１０％抑制
し酸化膜厚さを制御しようとするならば、注入エネルギ
ーと窒素注入量とを１０ｋｅＶで８×101４/cm2、２０
ｋｅＶで９×1015 /cm2 程度に制御すればよい。
【００２０】なお、図４において形成されたゲート酸化
膜は、シリコン基板表面に作られた結晶欠陥除去のため
に、除去して、再度ゲート酸化膜を形成してもよい。
膜は、シリコン基板表面に作られた結晶欠陥除去のため
に、除去して、再度ゲート酸化膜を形成してもよい。
【００２１】次に、動作について説明する。領域Ｂで
は、ゲート酸化膜が薄いためにゲート容量が増大する。
ＭＯＳ型半導体素子の電流駆動能力を示すドレイン電流
はこのゲート容量に線形比例するので、ゲート酸化膜が
２０％薄くなればゲート容量が２０％増加し、ドレイン
電流が２０％増加することになり、高駆動能力のＭＯＳ
型半導体素子を構成することができる。
は、ゲート酸化膜が薄いためにゲート容量が増大する。
ＭＯＳ型半導体素子の電流駆動能力を示すドレイン電流
はこのゲート容量に線形比例するので、ゲート酸化膜が
２０％薄くなればゲート容量が２０％増加し、ドレイン
電流が２０％増加することになり、高駆動能力のＭＯＳ
型半導体素子を構成することができる。
【００２２】以上のように、本願発明では、ゲート酸化
膜形成前に、活性領域にマスクを用いて窒素注入領域と
注入しない領域を設け、窒素による酸化抑制を利用した
ので、簡便な手法で同一基板にゲート酸化膜の厚さの異
なるＭＯＳ型半導体素子を有する半導体装置を形成する
ことが可能となった。
膜形成前に、活性領域にマスクを用いて窒素注入領域と
注入しない領域を設け、窒素による酸化抑制を利用した
ので、簡便な手法で同一基板にゲート酸化膜の厚さの異
なるＭＯＳ型半導体素子を有する半導体装置を形成する
ことが可能となった。
【００２３】実施の形態２．以下、本発明の一実施の形
態について説明する。上記実施の形態１で述べた方法を
用いて、シリコン基板に窒素を注入して得られたゲート
酸化膜は、窒素により酸素の拡散が抑制されたもので前
記酸化膜中には窒素の一部が取り込まれているにすぎな
い。そこで、本実施の形態では、ゲート酸化膜が形成さ
れた後に高温の熱処理を行う。図９に、注入された窒素
の高温熱処理による移動を模式的に示す。本工程は実施
の形態１の図４以降であれば、図４の工程の後でも、図
５の後でもよいが、プロセス上図４と図５の工程は連続
して処理されるので、図５の後の方が良い。熱処理は例
えば、窒素雰囲気中８００〜９００℃で行われるが、窒
素拡散の程度によって温度と時間等諸条件は任意に設定
される。シリコン基板内に存在する窒素は酸化膜中に拡
散１０ｄしていき（図９中（ａ））、酸化膜中に多量の
窒素が取り込まれることになる（図９中（ｂ））。これ
によりシリコン窒化酸化膜に構造変化し誘電率が上昇す
る。
態について説明する。上記実施の形態１で述べた方法を
用いて、シリコン基板に窒素を注入して得られたゲート
酸化膜は、窒素により酸素の拡散が抑制されたもので前
記酸化膜中には窒素の一部が取り込まれているにすぎな
い。そこで、本実施の形態では、ゲート酸化膜が形成さ
れた後に高温の熱処理を行う。図９に、注入された窒素
の高温熱処理による移動を模式的に示す。本工程は実施
の形態１の図４以降であれば、図４の工程の後でも、図
５の後でもよいが、プロセス上図４と図５の工程は連続
して処理されるので、図５の後の方が良い。熱処理は例
えば、窒素雰囲気中８００〜９００℃で行われるが、窒
素拡散の程度によって温度と時間等諸条件は任意に設定
される。シリコン基板内に存在する窒素は酸化膜中に拡
散１０ｄしていき（図９中（ａ））、酸化膜中に多量の
窒素が取り込まれることになる（図９中（ｂ））。これ
によりシリコン窒化酸化膜に構造変化し誘電率が上昇す
る。
【００２４】ＭＯＳ型半導体素子においてはゲート容量
が大きければ電流駆動能力が上昇する。窒素をゲート酸
化膜に移動させる本願発明により、ゲート酸化膜の誘電
率が上昇し、これによりＭＯＳ型半導体素子のゲート容
量が大きくなり、電流駆動能力が上昇する。このように
簡便な工程により駆動特性の優れた半導体装置を提供す
ることが可能となった。
が大きければ電流駆動能力が上昇する。窒素をゲート酸
化膜に移動させる本願発明により、ゲート酸化膜の誘電
率が上昇し、これによりＭＯＳ型半導体素子のゲート容
量が大きくなり、電流駆動能力が上昇する。このように
簡便な工程により駆動特性の優れた半導体装置を提供す
ることが可能となった。
【００２５】実施の形態３．以下、本発明の一実施の形
態について説明する。前記実施の形態１では窒素注入領
域以外をレジストマスク等で覆い、窒素注入の施された
領域と注入されていない領域の２つの領域を形成する例
について示した。窒素のエネルギーを大きくすることに
よりシリコン基板内部に窒素を注入する、注入量を多く
することによりシリコン基板内での窒素含有量を多くす
ることができる。一方、図７で示したように、窒素原子
による酸化抑制は、シリコン表面近傍での窒素含有量に
より一義的に決定されるため、この注入エネルギー、注
入量を変えることにより同一基板上に複数のゲート酸化
膜厚が得られることになる。
態について説明する。前記実施の形態１では窒素注入領
域以外をレジストマスク等で覆い、窒素注入の施された
領域と注入されていない領域の２つの領域を形成する例
について示した。窒素のエネルギーを大きくすることに
よりシリコン基板内部に窒素を注入する、注入量を多く
することによりシリコン基板内での窒素含有量を多くす
ることができる。一方、図７で示したように、窒素原子
による酸化抑制は、シリコン表面近傍での窒素含有量に
より一義的に決定されるため、この注入エネルギー、注
入量を変えることにより同一基板上に複数のゲート酸化
膜厚が得られることになる。
【００２６】次に、その手順の例を説明する。前記実施
の形態１で用いたものと同様の窒素イオン注入領域以外
を覆うレジストマスクを複数用意し、順にレジストマス
クを用いて、それぞれ所望の窒素イオン注入量及びエネ
ルギーを設定し、注入を行う。これにより、それぞれ窒
素イオンが注入された領域の窒素注入量と深さが異なる
ため、後工程で、一括してゲート酸化膜を形成すると、
それぞれの領域に応じた膜厚のゲート酸化膜が形成され
ることになる。
の形態１で用いたものと同様の窒素イオン注入領域以外
を覆うレジストマスクを複数用意し、順にレジストマス
クを用いて、それぞれ所望の窒素イオン注入量及びエネ
ルギーを設定し、注入を行う。これにより、それぞれ窒
素イオンが注入された領域の窒素注入量と深さが異なる
ため、後工程で、一括してゲート酸化膜を形成すると、
それぞれの領域に応じた膜厚のゲート酸化膜が形成され
ることになる。
【００２７】なお、本実施の形態においてもゲート酸化
膜を形成した後、前記実施の形態２で示したように高温
熱処理を行うと、窒素イオン注入条件（注入量、エネル
ギー）により異なった窒素拡散を呈し、ゲート容量を制
御可能であることは言うまでもない。
膜を形成した後、前記実施の形態２で示したように高温
熱処理を行うと、窒素イオン注入条件（注入量、エネル
ギー）により異なった窒素拡散を呈し、ゲート容量を制
御可能であることは言うまでもない。
【００２８】実施の形態４．以下、本発明の一実施の形
態を図について説明する。図１０〜１６は本願発明の半
導体装置及び半導体装置の製造方法によるＭＯＳ型半導
体素子の作製工程を示す工程図で、本工程は特にＣＭＯ
Ｓ回路を製造する工程を示すものである。図１０はＣＭ
ＯＳ回路用半導体素子作製の素子分離、図１１はＣＭＯ
Ｓ回路用半導体素子作製のＮウェル及びＰウェル形成工
程を示す図、図１２はＣＭＯＳ回路用半導体素子作製の
窒素イオン注入工程を示す図で、図１３はＣＭＯＳ回路
用半導体素子作製の犠牲酸化膜除去工程を示す図、図１
４はＣＭＯＳ回路用半導体素子作製のゲート酸化膜形成
工程を示す図、図１５はＣＭＯＳ回路用半導体素子作製
のポリシリコン成長工程を示す図、図１６はＣＭＯＳ回
路用半導体素子作製のゲート電極、拡散層形成工程を示
す図である。
態を図について説明する。図１０〜１６は本願発明の半
導体装置及び半導体装置の製造方法によるＭＯＳ型半導
体素子の作製工程を示す工程図で、本工程は特にＣＭＯ
Ｓ回路を製造する工程を示すものである。図１０はＣＭ
ＯＳ回路用半導体素子作製の素子分離、図１１はＣＭＯ
Ｓ回路用半導体素子作製のＮウェル及びＰウェル形成工
程を示す図、図１２はＣＭＯＳ回路用半導体素子作製の
窒素イオン注入工程を示す図で、図１３はＣＭＯＳ回路
用半導体素子作製の犠牲酸化膜除去工程を示す図、図１
４はＣＭＯＳ回路用半導体素子作製のゲート酸化膜形成
工程を示す図、図１５はＣＭＯＳ回路用半導体素子作製
のポリシリコン成長工程を示す図、図１６はＣＭＯＳ回
路用半導体素子作製のゲート電極、拡散層形成工程を示
す図である。
【００２９】以下、図に従って本願発明のＣＭＯＳ回路
半導体装置の製造工程を説明する。シリコン基板１上に
通常のＣＭＯＳ作製プロセスを用いて素子分離領域２を
形成する（図１０）。次に活性領域に犠牲酸化膜５を形
成し、Ｎウェル４、Ｐウェル２２領域をイオン注入、又
は熱拡散にて形成する（図１１）。次に、レジスト等の
保護膜８を用いＮＭＯＳ領域４１側にマスクし、ＰＭＯ
Ｓ作製領域４２を開口し窒素原子９のイオン注入をシリ
コン基板表面近傍に窒素原子添加領域１０を形成するよ
うに行う（図１２）。Ｎウェル４をイオン注入で形成す
る場合には、この窒素イオン注入はＮウェル用の不純物
注入後に行うと、プロセス工程（写真製版工程）が増え
なくてよい。次に、犠牲酸化膜５を除去した後（図１
３）、にゲート酸化を行う（図１４）。この際、ＰＭＯ
Ｓ領域４２のゲート酸化膜１２は、窒素原子の注入によ
り酸化が抑制されるため、ＮＭＯＳ領域４１のゲ−ト酸
化膜１１より薄くなる。このゲート酸化膜１１、１２上
にポリシリコン１４を堆積させ（図１５）、ポリシリコ
ン異方性エッチングによりゲート電極を形成し、サイド
ウオールを形成する。次にレジストマスクを用いてＰＭ
ＯＳ領域をマスクし、ＮＭＯＳ領域のゲート電極２４
と、ソース・ドレインと呼ばれる拡散層２５に、Ｐ、Ａ
ｓ等のＮ型不純物を注入しＮＭＯＳをつくる。ＰＭＯＳ
も同様のプロセスを経てＢ等のＰ型不純物を注入し、Ｐ
型のゲート電極２３と拡散層１８をつくる（図１６）。
その後、熱処理、層間膜、アルミニウム配線等を施し、
所望の素子が形成される。
半導体装置の製造工程を説明する。シリコン基板１上に
通常のＣＭＯＳ作製プロセスを用いて素子分離領域２を
形成する（図１０）。次に活性領域に犠牲酸化膜５を形
成し、Ｎウェル４、Ｐウェル２２領域をイオン注入、又
は熱拡散にて形成する（図１１）。次に、レジスト等の
保護膜８を用いＮＭＯＳ領域４１側にマスクし、ＰＭＯ
Ｓ作製領域４２を開口し窒素原子９のイオン注入をシリ
コン基板表面近傍に窒素原子添加領域１０を形成するよ
うに行う（図１２）。Ｎウェル４をイオン注入で形成す
る場合には、この窒素イオン注入はＮウェル用の不純物
注入後に行うと、プロセス工程（写真製版工程）が増え
なくてよい。次に、犠牲酸化膜５を除去した後（図１
３）、にゲート酸化を行う（図１４）。この際、ＰＭＯ
Ｓ領域４２のゲート酸化膜１２は、窒素原子の注入によ
り酸化が抑制されるため、ＮＭＯＳ領域４１のゲ−ト酸
化膜１１より薄くなる。このゲート酸化膜１１、１２上
にポリシリコン１４を堆積させ（図１５）、ポリシリコ
ン異方性エッチングによりゲート電極を形成し、サイド
ウオールを形成する。次にレジストマスクを用いてＰＭ
ＯＳ領域をマスクし、ＮＭＯＳ領域のゲート電極２４
と、ソース・ドレインと呼ばれる拡散層２５に、Ｐ、Ａ
ｓ等のＮ型不純物を注入しＮＭＯＳをつくる。ＰＭＯＳ
も同様のプロセスを経てＢ等のＰ型不純物を注入し、Ｐ
型のゲート電極２３と拡散層１８をつくる（図１６）。
その後、熱処理、層間膜、アルミニウム配線等を施し、
所望の素子が形成される。
【００３０】図１６において、通常の高温プロセスで形
成されると、Ｂ原子が注入されたＰ型のゲート電極から
Ｂ原子が下層のゲート酸化膜、シリコン基板に拡散し、
これにより素子のしきい値電圧を高くしていた。しか
し、本願発明では、ＰＭＯＳのゲート酸化膜とシリコン
基板の界面には注入された窒素がパイルアップしている
ため、Ｂ原子の拡散を抑制し、しきい値電圧の変動を抑
える効果を有する。
成されると、Ｂ原子が注入されたＰ型のゲート電極から
Ｂ原子が下層のゲート酸化膜、シリコン基板に拡散し、
これにより素子のしきい値電圧を高くしていた。しか
し、本願発明では、ＰＭＯＳのゲート酸化膜とシリコン
基板の界面には注入された窒素がパイルアップしている
ため、Ｂ原子の拡散を抑制し、しきい値電圧の変動を抑
える効果を有する。
【００３１】次に動作について説明する。窒素イオン注
入領域のＰＭＯＳのゲート酸化膜を薄くすることによ
り、ドレイン電流が増加する。従って、ＣＭＯＳ回路に
おいて、電流駆動能力の均衡のとれたＰＭＯＳとＮＭＯ
Ｓとを同一基板に形成することができ、高速の回路動作
が可能なＣＭＯＳ回路を作製することができた。
入領域のＰＭＯＳのゲート酸化膜を薄くすることによ
り、ドレイン電流が増加する。従って、ＣＭＯＳ回路に
おいて、電流駆動能力の均衡のとれたＰＭＯＳとＮＭＯ
Ｓとを同一基板に形成することができ、高速の回路動作
が可能なＣＭＯＳ回路を作製することができた。
【００３２】以上のように、本願発明では、ゲート酸化
膜形成前に、ＰＭＯＳの活性領域に窒素イオンを注入す
ることにより、後工程でのゲート酸化を抑制し、同一基
板上に形成されたＰＭＯＳ及びＮＭＯＳのゲート酸化膜
の厚さをそれぞれ簡便なプロセスで設定することができ
る。そのため、従来のように繁雑な工程でゲート幅の設
計、作製を行う必要がなく、面積を増加させることもな
い。
膜形成前に、ＰＭＯＳの活性領域に窒素イオンを注入す
ることにより、後工程でのゲート酸化を抑制し、同一基
板上に形成されたＰＭＯＳ及びＮＭＯＳのゲート酸化膜
の厚さをそれぞれ簡便なプロセスで設定することができ
る。そのため、従来のように繁雑な工程でゲート幅の設
計、作製を行う必要がなく、面積を増加させることもな
い。
【００３３】実施の形態５．以下、本発明の別の実施の
形態について説明する。実施の形態４では窒素注入をＰ
ＭＯＳ側のみに行い、ＣＭＯＳ回路でのＰＭＯＳとＮＭ
ＯＳとの電流駆動能力の均衡を図るように、ＰＭＯＳ側
のゲート酸化膜を薄くした。一方、ＣＭＯＳ回路であっ
ても、ＮＭＯＳは支配的であって、ＮＭＯＳ自身の電流
駆動能力を向上させたい場合は、実施の形態４と異な
り、ＮＭＯＳ側に窒素注入を行えばよい。これにより、
ＮＭＯＳ側のゲート酸化膜が薄く形成され、電流駆動能
力が向上し、所望の性能を有する回路を簡便に入手でき
る。
形態について説明する。実施の形態４では窒素注入をＰ
ＭＯＳ側のみに行い、ＣＭＯＳ回路でのＰＭＯＳとＮＭ
ＯＳとの電流駆動能力の均衡を図るように、ＰＭＯＳ側
のゲート酸化膜を薄くした。一方、ＣＭＯＳ回路であっ
ても、ＮＭＯＳは支配的であって、ＮＭＯＳ自身の電流
駆動能力を向上させたい場合は、実施の形態４と異な
り、ＮＭＯＳ側に窒素注入を行えばよい。これにより、
ＮＭＯＳ側のゲート酸化膜が薄く形成され、電流駆動能
力が向上し、所望の性能を有する回路を簡便に入手でき
る。
【００３４】また、実施の形態３で示したように、ＮＭ
ＯＳ、ＰＭＯＳ側で窒素原子注入量、注入エネルギーを
変化させ、注入量と注入位置により同一基板上で自由に
酸化膜厚を変え、電流駆動能力を制御できることは言う
までもない。
ＯＳ、ＰＭＯＳ側で窒素原子注入量、注入エネルギーを
変化させ、注入量と注入位置により同一基板上で自由に
酸化膜厚を変え、電流駆動能力を制御できることは言う
までもない。
【００３５】実施の形態６．以下、本発明の一実施の形
態について説明する。図１７は、ＤＲＡＭの構造を上方
から示した図で、チップフレーム２６上にメモリセル回
路２７と駆動回路部であるセンスアンプ回路２８、セル
ドライバ回路２９、周辺回路３０とが搭載されている。
以下、２５６Ｍ〜１ＧｂｉｔＤＲＡＭ大容量メモリへの
本願発明の適用について説明する。これらの大容量メモ
リは高速化が望まれている。高速化を達成するために
は、周辺回路領域３０等のトランジスタを高駆動能力化
すればいい。そのためにゲート酸化膜を薄くすればいい
が、酸化膜を薄くすれば信頼性が劣化してしまう。特
に、最小寸法ルールで作られるメモリセル２７内での信
頼性確保が最も厳しく、さらに従来同一基板において異
なる厚さのゲート酸化膜を有する素子を形成することは
コスト低減の点から困難であったため、メモリセル領域
でのゲート酸化膜厚がＤＲＡＭ回路全体を構成するＭＯ
Ｓ型半導体素子の薄膜限界になっていた。
態について説明する。図１７は、ＤＲＡＭの構造を上方
から示した図で、チップフレーム２６上にメモリセル回
路２７と駆動回路部であるセンスアンプ回路２８、セル
ドライバ回路２９、周辺回路３０とが搭載されている。
以下、２５６Ｍ〜１ＧｂｉｔＤＲＡＭ大容量メモリへの
本願発明の適用について説明する。これらの大容量メモ
リは高速化が望まれている。高速化を達成するために
は、周辺回路領域３０等のトランジスタを高駆動能力化
すればいい。そのためにゲート酸化膜を薄くすればいい
が、酸化膜を薄くすれば信頼性が劣化してしまう。特
に、最小寸法ルールで作られるメモリセル２７内での信
頼性確保が最も厳しく、さらに従来同一基板において異
なる厚さのゲート酸化膜を有する素子を形成することは
コスト低減の点から困難であったため、メモリセル領域
でのゲート酸化膜厚がＤＲＡＭ回路全体を構成するＭＯ
Ｓ型半導体素子の薄膜限界になっていた。
【００３６】本願発明においては、同一基板において異
なる厚さのゲート酸化膜を有するＭＯＳ型半導体素子を
簡便に形成することが可能であるため、周辺回路等のド
レイン電流を優先するところでは、ゲート酸化膜を薄く
し、メモリセル等の信頼性確保を優先するところでは、
ゲート酸化膜を厚くした構造となるように、上記実施の
形態で説明したレジストマスクと窒素注入を行えばよ
い。即ち、センスアンプ部２８、セルドライバ部２９、
周辺回路部３０のＭＯＳ型半導体素子を形成する際に
は、ゲート酸化膜形成前に窒素注入を行う。これによ
り、メモリセルを除く駆動回路部（センスアンプ部２
８、セルドライバ部２９、周辺回路部３０）内では酸化
膜が薄くなり、従って高速性が確保される。
なる厚さのゲート酸化膜を有するＭＯＳ型半導体素子を
簡便に形成することが可能であるため、周辺回路等のド
レイン電流を優先するところでは、ゲート酸化膜を薄く
し、メモリセル等の信頼性確保を優先するところでは、
ゲート酸化膜を厚くした構造となるように、上記実施の
形態で説明したレジストマスクと窒素注入を行えばよ
い。即ち、センスアンプ部２８、セルドライバ部２９、
周辺回路部３０のＭＯＳ型半導体素子を形成する際に
は、ゲート酸化膜形成前に窒素注入を行う。これによ
り、メモリセルを除く駆動回路部（センスアンプ部２
８、セルドライバ部２９、周辺回路部３０）内では酸化
膜が薄くなり、従って高速性が確保される。
【００３７】更に、駆動回路部（センスアンプ部２８、
セルドライバ部２９、周辺回路部３０）内で、回路設計
によっては窒素注入量、注入エネルギーを変化させ、３
領域以上にわたりゲート酸化膜が異なるように形成して
もよい。
セルドライバ部２９、周辺回路部３０）内で、回路設計
によっては窒素注入量、注入エネルギーを変化させ、３
領域以上にわたりゲート酸化膜が異なるように形成して
もよい。
【００３８】また、ＮＭＯＳが使われる領域でのＮＭＯ
Ｓのしきい値電圧は、高い方から順にセル部、周辺回路
部、センスアンプ部となる。この窒素注入を用いること
により酸化膜厚を薄くすることで、同一チャネル濃度で
しきい値電圧を低くすることができる。従って、従来は
しきい値電圧を変化させる毎にＰ型不純物のチャネル注
入回数が増えていたが、チャネル注入に代って、同一チ
ャネル濃度でのゲート酸化膜厚の制御、しきい値電圧を
変化させることができ、チャネル注入回数が減り工程数
低下をもたらしコスト低減を図ることができる。
Ｓのしきい値電圧は、高い方から順にセル部、周辺回路
部、センスアンプ部となる。この窒素注入を用いること
により酸化膜厚を薄くすることで、同一チャネル濃度で
しきい値電圧を低くすることができる。従って、従来は
しきい値電圧を変化させる毎にＰ型不純物のチャネル注
入回数が増えていたが、チャネル注入に代って、同一チ
ャネル濃度でのゲート酸化膜厚の制御、しきい値電圧を
変化させることができ、チャネル注入回数が減り工程数
低下をもたらしコスト低減を図ることができる。
【００３９】実施の形態７．以下、本発明の一実施の形
態について説明する。図１８は、本願発明により形成さ
れるフラッシュメモリの断面構造と作製工程の一部を示
したものである。フラッシュメモリにおいて、周辺回路
を構成する素子のゲート酸化膜は、高電圧が印加される
ため、メモリを構成するフローティングゲート３３とシ
リコン基板で挟まれたゲート酸化膜より１．５倍程度厚
く設計される。従来は、メモリセル部３１と周辺回路部
３２とを別々に作製していた。本願発明によれば、図１
８中（ａ）で示すように、メモリセル形成部の活性領域
に窒素注入を行い、メモリセル内のゲート酸化速度を遅
らせることにより、メモリセル部３１と周辺回路部３２
とを並行して作製できるようになった（図１８中
（ｂ））。
態について説明する。図１８は、本願発明により形成さ
れるフラッシュメモリの断面構造と作製工程の一部を示
したものである。フラッシュメモリにおいて、周辺回路
を構成する素子のゲート酸化膜は、高電圧が印加される
ため、メモリを構成するフローティングゲート３３とシ
リコン基板で挟まれたゲート酸化膜より１．５倍程度厚
く設計される。従来は、メモリセル部３１と周辺回路部
３２とを別々に作製していた。本願発明によれば、図１
８中（ａ）で示すように、メモリセル形成部の活性領域
に窒素注入を行い、メモリセル内のゲート酸化速度を遅
らせることにより、メモリセル部３１と周辺回路部３２
とを並行して作製できるようになった（図１８中
（ｂ））。
【００４０】以上のように、本願発明では、ゲート酸化
膜形成前に、ゲート酸化膜を薄く形成したい素子の活性
領域に窒素イオンを注入することにより、後工程でのゲ
ート酸化を抑制し、同一基板上に形成されたフラッシュ
メモリのメモリ部と周辺回路部のゲート酸化膜の厚さを
それぞれ簡便なプロセスで設定することができる。その
ため、従来より製造工程が激減し、コストの低減が図れ
た。さらに、本願発明のフラッシュメモリにおいては、
ゲート酸化膜に含まれる窒素により、メモリセル内での
Ｆ−Ｎストレス（ゲート電流に対するストレス）耐性が
向上し信頼性が確保される。
膜形成前に、ゲート酸化膜を薄く形成したい素子の活性
領域に窒素イオンを注入することにより、後工程でのゲ
ート酸化を抑制し、同一基板上に形成されたフラッシュ
メモリのメモリ部と周辺回路部のゲート酸化膜の厚さを
それぞれ簡便なプロセスで設定することができる。その
ため、従来より製造工程が激減し、コストの低減が図れ
た。さらに、本願発明のフラッシュメモリにおいては、
ゲート酸化膜に含まれる窒素により、メモリセル内での
Ｆ−Ｎストレス（ゲート電流に対するストレス）耐性が
向上し信頼性が確保される。
【００４１】なお、上記実施の形態においては、活性領
域への窒素の添加方法として簡便な方法としてイオン注
入を用いた窒素イオン添加の例を示したが、他の方法で
あってもよい。さらに、イオンでなくとも窒素原子を添
加する方法であってもよい。
域への窒素の添加方法として簡便な方法としてイオン注
入を用いた窒素イオン添加の例を示したが、他の方法で
あってもよい。さらに、イオンでなくとも窒素原子を添
加する方法であってもよい。
【００４２】
【発明の効果】以上のように本発明によれば、従来のＭ
ＯＳ型半導体素子製造プロセス工程のウェル注入工程の
後に特定回路領域が開口されたマスクを用いての窒素注
入を行うことにより、トランジスタのゲート酸化速度を
同一基板上で変化させることができ、特定領域でゲート
酸化膜を薄くし、高駆動能力化が可能となった。これに
より、高性能な半導体装置が提供できるようになった。
ＯＳ型半導体素子製造プロセス工程のウェル注入工程の
後に特定回路領域が開口されたマスクを用いての窒素注
入を行うことにより、トランジスタのゲート酸化速度を
同一基板上で変化させることができ、特定領域でゲート
酸化膜を薄くし、高駆動能力化が可能となった。これに
より、高性能な半導体装置が提供できるようになった。
【図１】 本願発明の実施の形態１に係るＭＯＳ型半導
体素子作製の素子分離、Ｐウェル形成工程を示す図であ
る。
体素子作製の素子分離、Ｐウェル形成工程を示す図であ
る。
【図２】 本願発明の実施の形態１に係るＭＯＳ型半導
体素子作製の窒素イオン注入工程を示す図である。
体素子作製の窒素イオン注入工程を示す図である。
【図３】 本願発明の実施の形態１に係るＭＯＳ型半導
体素子作製の犠牲酸化膜除去工程を示す図である。
体素子作製の犠牲酸化膜除去工程を示す図である。
【図４】 本願発明の実施の形態１に係るＭＯＳ型半導
体素子作製のゲート酸化工程を示す図である。
体素子作製のゲート酸化工程を示す図である。
【図５】 本願発明の実施の形態１に係るＭＯＳ型半導
体素子作製のポリシリコン成長工程を示す図である。
体素子作製のポリシリコン成長工程を示す図である。
【図６】 本願発明の実施の形態１に係るＭＯＳ型半導
体素子作製のゲート電極、拡散層形成工程を示す図であ
る。
体素子作製のゲート電極、拡散層形成工程を示す図であ
る。
【図７】 本願発明の実施の形態１に係る窒素イオン注
入量と酸化膜厚との関係を示す図である。
入量と酸化膜厚との関係を示す図である。
【図８】 本願発明の実施の形態１に係る窒素注入のエ
ネルギーと注入深さとの関係を説明する図である。
ネルギーと注入深さとの関係を説明する図である。
【図９】 本願発明の実施の形態２に係る高温の熱処理
による窒素原子の移動を模式的に示す図である。を示す
図である。
による窒素原子の移動を模式的に示す図である。を示す
図である。
【図１０】 本願発明の実施の形態４に係るＣＭＯＳ回
路用半導体素子作製の素子分離工程を示す図である。
路用半導体素子作製の素子分離工程を示す図である。
【図１１】 本願発明の実施の形態４に係るＣＭＯＳ回
路用半導体素子作製のＮウェル及びＰウェル形成工程を
示す図である。
路用半導体素子作製のＮウェル及びＰウェル形成工程を
示す図である。
【図１２】 本願発明の実施の形態４に係るＣＭＯＳ回
路用半導体素子作製の窒素イオン注入工程を示す図であ
る。
路用半導体素子作製の窒素イオン注入工程を示す図であ
る。
【図１３】 本願発明の実施の形態４に係るＣＭＯＳ回
路用半導体素子作製の犠牲酸化膜除去工程を示す図であ
る。
路用半導体素子作製の犠牲酸化膜除去工程を示す図であ
る。
【図１４】 本願発明の実施の形態４に係るＣＭＯＳ回
路用半導体素子作製のゲート酸化工程を示す図である。
路用半導体素子作製のゲート酸化工程を示す図である。
【図１５】 本願発明の実施の形態４に係るＣＭＯＳ回
路用半導体素子作製のポリシリコン成長工程を示す図で
ある。
路用半導体素子作製のポリシリコン成長工程を示す図で
ある。
【図１６】 本願発明の実施の形態４に係るＣＭＯＳ回
路用半導体素子作製のゲート電極、拡散層形成工程を示
す図である。
路用半導体素子作製のゲート電極、拡散層形成工程を示
す図である。
【図１７】 本願発明の実施の形態６に係るＤＲＡＭの
上面模式図である。
上面模式図である。
【図１８】 本願発明の実施の形態７に係るフラッシュ
メモリ作製を示す一部断面図である。
メモリ作製を示す一部断面図である。
【図１９】 従来のＭＯＳ型半導体素子の構成図であ
る。
る。
【図２０】 従来のフラッシュメモリ素子作製を示す一
部断面図である。
部断面図である。
１ シリコン基板、 ２ 素子分離領域となるシリコン
酸化膜、３ Ｎ型不純物、 ４ Ｎウェル層、 ５ 犠
牲酸化膜、 ６ 領域Ａ、７ 領域Ｂ、 ８ 保護膜
（レジスト又は酸化膜）、９ 窒素イオン（又は原
子）、 １０ 窒素注入領域、１０ｄ 注入された窒素
の拡散、 １１ 窒素を含まないゲート酸化膜、１２
窒素を含むゲート酸化膜、 １３ ゲート酸化膜の
（膜厚）遷移層、１４ Ｐ又はＡｓドープポリシリコン
又はノンドープポリシリコン、１５ Ｐ又はＡｓドープ
ポリシリコンゲート電極、１６ サイドウオール、 １
７ Ｐ型不純物、 １８ ＰＭＯＳ拡散層、１９ 窒素
注入なしでの酸化膜厚、２０ 窒素注入１０ｋｅＶでの
酸化膜厚、２１ 窒素注入２０ｋｅＶでの酸化膜厚、２
２ Ｐウェル層、 ２３ Ｂ注入ポリシリコンゲート電
極、２４ Ｐ又はＡｓ注入ポリシリコンゲート電極、
２５ ＮＭＯＳ拡散層、２６ ＤＲＡＭチップフレー
ム、 ２７ メモリセル回路、２８ センスアンプ回
路、 ２９ セルドライバ回路、 ３０ 周辺回路、３
１ フラッシュメモリセル領域、３２ フラッシュメモ
リ周辺回路領域、３３ フラッシュメモリフローティン
グゲート３４ フラッシュメモリ周辺回路領域のゲート
酸化膜４１ ＮＭＯＳ領域、 ４２ ＰＭＯＳ領域、
５１ シリコン基板、 ５２素子分離領域、 ５３ Ｎ
ウェル層、５４ Ｐウェル層、 ５５ ＰＭＯＳ拡散
層、 ５６ ＮＭＯＳ拡散層、５７ ゲート酸化膜、
５８ ＰＭＯＳゲート電極、５９ ＮＭＯＳゲート電
極、 ６０ ＰＭＯＳ素子、 ６１ ＮＭＯＳ素子、６
２ 周辺回路領域、 ６３ メモリセル領域、６５ フ
ローティングゲート、 ６６ メモリセル領域のゲート
酸化膜、
酸化膜、３ Ｎ型不純物、 ４ Ｎウェル層、 ５ 犠
牲酸化膜、 ６ 領域Ａ、７ 領域Ｂ、 ８ 保護膜
（レジスト又は酸化膜）、９ 窒素イオン（又は原
子）、 １０ 窒素注入領域、１０ｄ 注入された窒素
の拡散、 １１ 窒素を含まないゲート酸化膜、１２
窒素を含むゲート酸化膜、 １３ ゲート酸化膜の
（膜厚）遷移層、１４ Ｐ又はＡｓドープポリシリコン
又はノンドープポリシリコン、１５ Ｐ又はＡｓドープ
ポリシリコンゲート電極、１６ サイドウオール、 １
７ Ｐ型不純物、 １８ ＰＭＯＳ拡散層、１９ 窒素
注入なしでの酸化膜厚、２０ 窒素注入１０ｋｅＶでの
酸化膜厚、２１ 窒素注入２０ｋｅＶでの酸化膜厚、２
２ Ｐウェル層、 ２３ Ｂ注入ポリシリコンゲート電
極、２４ Ｐ又はＡｓ注入ポリシリコンゲート電極、
２５ ＮＭＯＳ拡散層、２６ ＤＲＡＭチップフレー
ム、 ２７ メモリセル回路、２８ センスアンプ回
路、 ２９ セルドライバ回路、 ３０ 周辺回路、３
１ フラッシュメモリセル領域、３２ フラッシュメモ
リ周辺回路領域、３３ フラッシュメモリフローティン
グゲート３４ フラッシュメモリ周辺回路領域のゲート
酸化膜４１ ＮＭＯＳ領域、 ４２ ＰＭＯＳ領域、
５１ シリコン基板、 ５２素子分離領域、 ５３ Ｎ
ウェル層、５４ Ｐウェル層、 ５５ ＰＭＯＳ拡散
層、 ５６ ＮＭＯＳ拡散層、５７ ゲート酸化膜、
５８ ＰＭＯＳゲート電極、５９ ＮＭＯＳゲート電
極、 ６０ ＰＭＯＳ素子、 ６１ ＮＭＯＳ素子、６
２ 周辺回路領域、 ６３ メモリセル領域、６５ フ
ローティングゲート、 ６６ メモリセル領域のゲート
酸化膜、
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8247 29/788 29/792
Claims (8)
- 【請求項１】 同一半導体基板上に複数のＭＯＳ型半導
体素子を備えた半導体装置において、活性領域上に特定
の厚さのゲート酸化膜を有する第１の半導体素子と、少
なくとも前記第１の半導体素子の活性領域よりも高濃度
の窒素を含有する活性領域上に前記第１の半導体素子の
ゲート酸化膜より薄いゲート酸化膜を有する第２の半導
体素子とを備えたことを特徴とする半導体装置。 - 【請求項２】 第２の半導体素子のゲート酸化膜が活性
領域から拡散された窒素を含有することを特徴とする請
求項１に記載の半導体装置。 - 【請求項３】 半導体装置がＮＭＯＳ素子とＰＭＯＳ素
子とを搭載したＣＭＯＳ回路を構成する半導体装置であ
って、第１の半導体素子がＮＭＯＳ素子あるいはＰＭＯ
Ｓ素子のいずれかであり且つ、第２の半導体素子が第１
の半導体素子と異なる導電型のＭＯＳ素子であることを
特徴とする請求項１に記載の半導体装置。 - 【請求項４】 半導体装置がＤＲＡＭ回路を構成する半
導体装置であって、第１の半導体素子がメモリを構成す
る素子であり、第２の半導体素子がロジックを構成する
素子であることを特徴とする請求項１に記載の半導体装
置。 - 【請求項５】 半導体装置がフラッシュメモリ回路を構
成する半導体装置であって、第１の半導体素子が周辺回
路を構成する素子であり、第２の半導体素子がメモリを
構成する素子であって第２の半導体素子のゲート酸化膜
はメモリを構成するフローティングゲートと半導体基板
との間に配置するゲート酸化膜であることを特徴とする
請求項１に記載の半導体装置。 - 【請求項６】 半導体基板上に形成された素子分離領域
の間に配置する活性領域上に、ゲート酸化膜を形成し、
さらに該ゲート酸化膜上に所望のＭＯＳ型半導体素子を
複数形成する半導体装置の製造方法において、一部特定
領域が開口されたマスクを前記活性領域の上方に配置
し、前記マスクの開口部に相当する活性領域に窒素を注
入する工程と、前記工程により注入窒素の濃度分布が形
成された活性領域にゲート酸化膜を形成する工程とを備
えたことを特徴とする半導体装置の製造方法。 - 【請求項７】 窒素を注入する工程において、窒素の注
入量及び注入エネルギーを制御することにより、後工程
で形成されるゲート酸化膜の厚さを制御することを特徴
とする請求項６に記載の半導体装置の製造方法。 - 【請求項８】 活性領域にゲート酸化膜を形成する工程
より少なくとも後ろに、窒素をゲート酸化膜中に拡散さ
せる熱処理を行う工程をさらに備えたことを特徴とする
請求項６に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7244443A JPH0992729A (ja) | 1995-09-22 | 1995-09-22 | 半導体装置及び半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7244443A JPH0992729A (ja) | 1995-09-22 | 1995-09-22 | 半導体装置及び半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0992729A true JPH0992729A (ja) | 1997-04-04 |
Family
ID=17118735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7244443A Pending JPH0992729A (ja) | 1995-09-22 | 1995-09-22 | 半導体装置及び半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0992729A (ja) |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0818819A1 (en) * | 1996-07-12 | 1998-01-14 | Texas Instruments Incorporated | Improvements in or relating to semiconductor devices |
| US5866445A (en) * | 1997-07-11 | 1999-02-02 | Texas Instruments Incorporated | High density CMOS circuit with split gate oxide |
| JP2000277627A (ja) * | 1999-03-29 | 2000-10-06 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| US6140185A (en) * | 1998-05-15 | 2000-10-31 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device |
| JP2001351989A (ja) * | 2000-06-05 | 2001-12-21 | Nec Corp | 半導体装置の製造方法 |
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| US6699776B2 (en) | 1998-12-22 | 2004-03-02 | Kabushiki Kaisha Toshiba | MOSFET gate insulating film and method of manufacturing the same |
| JP2006179635A (ja) * | 2004-12-22 | 2006-07-06 | Nec Electronics Corp | Ｃｍｏｓ半導体装置 |
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-
1995
- 1995-09-22 JP JP7244443A patent/JPH0992729A/ja active Pending
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