JPH03268436A - Ｍｏｓ型半導体装置及びその製造方法 - Google Patents
Ｍｏｓ型半導体装置及びその製造方法Info
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- JPH03268436A JPH03268436A JP6863590A JP6863590A JPH03268436A JP H03268436 A JPH03268436 A JP H03268436A JP 6863590 A JP6863590 A JP 6863590A JP 6863590 A JP6863590 A JP 6863590A JP H03268436 A JPH03268436 A JP H03268436A
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- Japan
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- insulating film
- gate electrode
- forming
- sides
- film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は高速動作及び高い集積度が要求される半導体
集積回路に使用されるＭＯＳ型半導体装置及びその製造
方法に関し、特にＭＯＳ ＦＥＴ （ＭＯＳ型電界効
果トランジスタ）に適用される。
集積回路に使用されるＭＯＳ型半導体装置及びその製造
方法に関し、特にＭＯＳ ＦＥＴ （ＭＯＳ型電界効
果トランジスタ）に適用される。
（従来の技術）
第３図（ａ）は従来のＭＯＳ ＦＥＴの構成を示す断
面図である。
面図である。
半導体基板３１上の素子分離絶縁［３２に囲まれた素子
領域にゲート絶縁膜３３を介してゲート電極３４が形成
されている。このゲート電極３４両側の基板３１表面に
は、ソース、ドレイン領域として不純物拡散層３５がそ
れぞれ形成されている。上記ゲート電極３４上の後酸化
膜３６を介して層間絶縁膜３７が形成され、拡散層３５
の一部上面が露出するコンタクトホール３８が開孔され
、ソース、ドレイン領域のコンタクト電極３９が形成さ
れている。
領域にゲート絶縁膜３３を介してゲート電極３４が形成
されている。このゲート電極３４両側の基板３１表面に
は、ソース、ドレイン領域として不純物拡散層３５がそ
れぞれ形成されている。上記ゲート電極３４上の後酸化
膜３６を介して層間絶縁膜３７が形成され、拡散層３５
の一部上面が露出するコンタクトホール３８が開孔され
、ソース、ドレイン領域のコンタクト電極３９が形成さ
れている。
上記構成では、第３図（ｂ）のＭＯＳ ＦＥＴにおけ
る上面図に示すように、コンタクトホール３８はゲート
電極３４、不純物拡散層３５に対するマスク合わせ余裕
を十分にもって開孔される。例えば、ゲート電極３４と
コンタクトホール３８との余裕幅Ａはゲート電極の幅に
匹敵する程大きく設定されることがある。また、不純物
拡散層３５との余裕幅Ｂも上記幅Ａに応じて大きく設定
される。
る上面図に示すように、コンタクトホール３８はゲート
電極３４、不純物拡散層３５に対するマスク合わせ余裕
を十分にもって開孔される。例えば、ゲート電極３４と
コンタクトホール３８との余裕幅Ａはゲート電極の幅に
匹敵する程大きく設定されることがある。また、不純物
拡散層３５との余裕幅Ｂも上記幅Ａに応じて大きく設定
される。
しかしながら、このような構成では必然的に不純物拡散
層３５の面積が大きくなり、素子の微細化の妨げになる
だけでなく、拡散容量も大きくなるため、動作速度が低
下する原因となっている。
層３５の面積が大きくなり、素子の微細化の妨げになる
だけでなく、拡散容量も大きくなるため、動作速度が低
下する原因となっている。
また、コンタクト電極３９は、例えば、ＡＩ（アルミニ
ウム）をベースとした種々の金属の合金等からなり、金
属配線層である。近年、微細化のため不純物拡散層３５
の深さは浅層化（シャロー化）されており、上記コンタ
クト電極３９の金属配線層と不純物拡散層３５との化学
反応によって、コンタクト抵抗の増大や接合破壊をもた
らすという恐れがある。
ウム）をベースとした種々の金属の合金等からなり、金
属配線層である。近年、微細化のため不純物拡散層３５
の深さは浅層化（シャロー化）されており、上記コンタ
クト電極３９の金属配線層と不純物拡散層３５との化学
反応によって、コンタクト抵抗の増大や接合破壊をもた
らすという恐れがある。
（発明が解決しようとする課題）
このように従来のＭＯＳ ＦＥＴでは、ゲート電極及
び不純物拡散層に対して十分な合わせ余裕をもってコン
タクトホールが形成されるために、不純物拡散層の面積
が大きくなり、素子の微細化の妨げになるばかりか、拡
散容量も大きくなるために動作の高速化が達成できない
。また、拡散層深さのシャロー化に伴い、不純物拡散層
とコンタクトされる金属配線層との化学反応により、コ
ンタクト抵抗の増大や接合破壊をもたらすという欠点が
ある。
び不純物拡散層に対して十分な合わせ余裕をもってコン
タクトホールが形成されるために、不純物拡散層の面積
が大きくなり、素子の微細化の妨げになるばかりか、拡
散容量も大きくなるために動作の高速化が達成できない
。また、拡散層深さのシャロー化に伴い、不純物拡散層
とコンタクトされる金属配線層との化学反応により、コ
ンタクト抵抗の増大や接合破壊をもたらすという欠点が
ある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、高速動作、高集積度を有し、晶い信
頼性を有するＭＯ５型半導体装置及びその製造方法を提
供することにある。
あり、その目的は、高速動作、高集積度を有し、晶い信
頼性を有するＭＯ５型半導体装置及びその製造方法を提
供することにある。
［発明の構成］
（課題を解決するための手段）
この発明のＭＯ５型半導体装置は、半導体基板上のゲー
ト電極両側面に第１導電型の側壁が設けられ、この側壁
が前記ゲート電極両側の基板表面に形成された第１導電
型の不純物拡散層それぞれとのコンタクト電極になって
いることを特徴としており、半導体基板上に形成された
素子分離用の第１の絶縁膜と、前記第１の絶縁膜に囲ま
れた基板上に形成された第２の絶縁膜と、前記第２の絶
縁膜上に選択的に形成されたゲート電極と、前記ゲート
電極を覆う第３の絶縁膜と、前記ゲート電極両側の基板
表面に形成されたソース、ドレイン領域としての第１導
電型の不純物拡散層と、前記不純物拡散層を覆う前記ゲ
ート電極両側面の第１導電型の側壁と、前記側壁と前記
ゲート電極及び第１の絶縁膜それぞれの一部上面とを覆
うように形成された高融点金属珪化物層と、高融点金属
珪化物層上に接続される配線電極とから構成される。
ト電極両側面に第１導電型の側壁が設けられ、この側壁
が前記ゲート電極両側の基板表面に形成された第１導電
型の不純物拡散層それぞれとのコンタクト電極になって
いることを特徴としており、半導体基板上に形成された
素子分離用の第１の絶縁膜と、前記第１の絶縁膜に囲ま
れた基板上に形成された第２の絶縁膜と、前記第２の絶
縁膜上に選択的に形成されたゲート電極と、前記ゲート
電極を覆う第３の絶縁膜と、前記ゲート電極両側の基板
表面に形成されたソース、ドレイン領域としての第１導
電型の不純物拡散層と、前記不純物拡散層を覆う前記ゲ
ート電極両側面の第１導電型の側壁と、前記側壁と前記
ゲート電極及び第１の絶縁膜それぞれの一部上面とを覆
うように形成された高融点金属珪化物層と、高融点金属
珪化物層上に接続される配線電極とから構成される。
この発明のＭＯＳ型半導体装置の製造方法は、半導体基
板上に素子分離用の第１の絶縁膜を形成する工程と、前
記第１の絶縁膜に囲まれた基板上に第２の絶縁膜を形成
する工程と、前記第２の絶縁膜上に選択的にゲート電極
を形成する工程と、前記ゲート電極を覆う第３の絶縁膜
を形成する工程と、前記第３の絶縁膜で覆われたゲート
電極の上面及び両側面を覆い、このゲート電極両側面近
傍の基板表面に延在するように耐酸化性の第４の絶縁膜
を形成する工程と、前記第４の絶縁膜をマスクに素子分
離用の第５の絶縁膜を形成する工程と、前記第４の絶縁
膜及びこの第４の絶縁膜下の前記第２の絶縁膜を除去す
る工程と、全面に第１導電型の導電膜を堆積すると共に
前記ゲート電極両側の基板表面に第１導電型の不純物を
導入してソース、ドレイン領域を形成する工程と、前記
第１導ｉｕ型の導電膜を前記ゲート電極両側面及び前記
ソース、ドレイン領域上を覆うように残存させ、ゲート
側壁電極を形成する工程と、全面に高融点金属層を蒸着
形成し、真空加熱することにより前記導電膜と反応させ
、前記蒸着した高融点金属の一部を高融点金属珪化物層
に変換する工程と、前記高融点金属珪化物層以外の未反
応の金属層を除去する工程と、層間絶縁膜形成後、前記
高融点金属珪化物層上にコンタクト孔を開孔する工程と
から構成される。
板上に素子分離用の第１の絶縁膜を形成する工程と、前
記第１の絶縁膜に囲まれた基板上に第２の絶縁膜を形成
する工程と、前記第２の絶縁膜上に選択的にゲート電極
を形成する工程と、前記ゲート電極を覆う第３の絶縁膜
を形成する工程と、前記第３の絶縁膜で覆われたゲート
電極の上面及び両側面を覆い、このゲート電極両側面近
傍の基板表面に延在するように耐酸化性の第４の絶縁膜
を形成する工程と、前記第４の絶縁膜をマスクに素子分
離用の第５の絶縁膜を形成する工程と、前記第４の絶縁
膜及びこの第４の絶縁膜下の前記第２の絶縁膜を除去す
る工程と、全面に第１導電型の導電膜を堆積すると共に
前記ゲート電極両側の基板表面に第１導電型の不純物を
導入してソース、ドレイン領域を形成する工程と、前記
第１導ｉｕ型の導電膜を前記ゲート電極両側面及び前記
ソース、ドレイン領域上を覆うように残存させ、ゲート
側壁電極を形成する工程と、全面に高融点金属層を蒸着
形成し、真空加熱することにより前記導電膜と反応させ
、前記蒸着した高融点金属の一部を高融点金属珪化物層
に変換する工程と、前記高融点金属珪化物層以外の未反
応の金属層を除去する工程と、層間絶縁膜形成後、前記
高融点金属珪化物層上にコンタクト孔を開孔する工程と
から構成される。
（作用）
この発明では、ゲート電極両側面の側壁がゲート側壁電
極としてソース、ドレイン領域それぞれとのコンタクト
電極になる。これにより、ソース、ドレイン領域の縮小
化に寄与する。さらに、このゲート側壁電極上に形成さ
れる高融点金属珪化物層は、ゲート側壁電極とその上に
蒸着させた高融点金属層とを反応させて形成するもので
あり、自己整合的にゲート電極及び第１の絶縁膜それぞ
れの一部上面をも覆うように形成されるため、コンタク
ト余裕が十分とれるような構造となる。
極としてソース、ドレイン領域それぞれとのコンタクト
電極になる。これにより、ソース、ドレイン領域の縮小
化に寄与する。さらに、このゲート側壁電極上に形成さ
れる高融点金属珪化物層は、ゲート側壁電極とその上に
蒸着させた高融点金属層とを反応させて形成するもので
あり、自己整合的にゲート電極及び第１の絶縁膜それぞ
れの一部上面をも覆うように形成されるため、コンタク
ト余裕が十分とれるような構造となる。
（実施例）
以下、図面を参照してこの発明を実施例により説明する
。
。
第１図（ａ）〜（ｄ）はこの発明の一実施例方法による
ＭＯＳ ＦＥＴの製造工程を順次示す断面図である。
ＭＯＳ ＦＥＴの製造工程を順次示す断面図である。
まず、シリコン半導体基板１上に素子分離絶縁膜２−１
を４０００〜５０００人形成後、ゲート酸化膜３を形成
する。その後、周知の技術により、ゲート電極４となる
多結晶シリコン膜、後酸化膜５−Ｌ Ｓ ｉ 、 Ｎ４
膜６−１を順次堆積し、異方性エツチングして再度酸化
してゲート電極側面の後酸化膜５−２を形成する。その
後、ＣＶＤ法（化学的気相成長法）等により全面に５ｉ
３Ｎ４１摸６−２を堆積し、ＲＩＥ法（反応性イオンエ
ツチング）等によりエッチバックすることにより、ゲー
ト電極両側面にＳｉ、Ｎ４膜６−２を残存させる（第１
図（ａ））。
を４０００〜５０００人形成後、ゲート酸化膜３を形成
する。その後、周知の技術により、ゲート電極４となる
多結晶シリコン膜、後酸化膜５−Ｌ Ｓ ｉ 、 Ｎ４
膜６−１を順次堆積し、異方性エツチングして再度酸化
してゲート電極側面の後酸化膜５−２を形成する。その
後、ＣＶＤ法（化学的気相成長法）等により全面に５ｉ
３Ｎ４１摸６−２を堆積し、ＲＩＥ法（反応性イオンエ
ツチング）等によりエッチバックすることにより、ゲー
ト電極両側面にＳｉ、Ｎ４膜６−２を残存させる（第１
図（ａ））。
次に、上記Ｓｉ、Ｎ４膜６−１．６−２をマスクに、９
００〜１０００℃の雰囲気中で第２の素子分離絶縁膜２
−２を２０００〜３０００人形成した後、Ｓｉ、Ｎ４膜
６−１． ６−２をエツチング除去し、続いて、Ｓｉ、
Ｎ４膜６−２下の酸化膜を除去してゲート電極両側の基
板１表面を露出させる（第１図（ｂ））。
００〜１０００℃の雰囲気中で第２の素子分離絶縁膜２
−２を２０００〜３０００人形成した後、Ｓｉ、Ｎ４膜
６−１． ６−２をエツチング除去し、続いて、Ｓｉ、
Ｎ４膜６−２下の酸化膜を除去してゲート電極両側の基
板１表面を露出させる（第１図（ｂ））。
次に、上記露出した基板表面にソース、ドレイン領域を
形成する。例えば、Ｎ型の領域を形成する場合はＡｓを
、Ｐ型の領域を形成する場合はＢＦ２を４０〜６０ ｋ
ｅ Ｖでドーズ量１〜５Ｘ１０”ｃｍ−２イオン注入
する。これにより、不純物拡散層７を形成する。その後
、ＣＶＤ法等により全面に多結晶シリコン膜８を形成後
、不純物拡散層７と同一の不純物をドーピングし、ＲＩ
Ｅ法等を用いてエッチバックすることにより、不純物拡
散層７を覆うように上記多結晶シリコン膜８をゲート電
極側面に残存させる。その後、全面にＴｉ膜９をスパッ
タ蒸着し、真空中でＡ「ガスを導入して４００〜５００
℃の熱処理を行う。
形成する。例えば、Ｎ型の領域を形成する場合はＡｓを
、Ｐ型の領域を形成する場合はＢＦ２を４０〜６０ ｋ
ｅ Ｖでドーズ量１〜５Ｘ１０”ｃｍ−２イオン注入
する。これにより、不純物拡散層７を形成する。その後
、ＣＶＤ法等により全面に多結晶シリコン膜８を形成後
、不純物拡散層７と同一の不純物をドーピングし、ＲＩ
Ｅ法等を用いてエッチバックすることにより、不純物拡
散層７を覆うように上記多結晶シリコン膜８をゲート電
極側面に残存させる。その後、全面にＴｉ膜９をスパッ
タ蒸着し、真空中でＡ「ガスを導入して４００〜５００
℃の熱処理を行う。
これにより、Ｔｉ膜９は多結晶シリコン膜８中のシリコ
ンを消費してシリサイド化し、Ｔｉ５ｉｘ（ただし、ｘ
−２，０〜２．５）膜ｌＯとしてゲート電極上部及び
素子分離絶縁膜２−２の上部に達するように形成される
（第１図（Ｃ））。
ンを消費してシリサイド化し、Ｔｉ５ｉｘ（ただし、ｘ
−２，０〜２．５）膜ｌＯとしてゲート電極上部及び
素子分離絶縁膜２−２の上部に達するように形成される
（第１図（Ｃ））。
次に、上記ＴｉＳｉｘ膜１０以外の未反応のＴｉ膜９を
フッ素系薬品でエツチング除去する。その後、全面にＣ
ＶＤ酸化膜及びＢＰＳＧ膜を堆積し平坦化された層間絶
縁膜ＩＩ上に、ＴｉＳｉｘ膜１０の膜部０面が露出する
ようなコンタクト孔１２を開孔し、金属配置１３を形成
する（第１図（ｄ））。
フッ素系薬品でエツチング除去する。その後、全面にＣ
ＶＤ酸化膜及びＢＰＳＧ膜を堆積し平坦化された層間絶
縁膜ＩＩ上に、ＴｉＳｉｘ膜１０の膜部０面が露出する
ようなコンタクト孔１２を開孔し、金属配置１３を形成
する（第１図（ｄ））。
上記実施例方法によれば、ゲート電極４の側壁（多結晶
シリコン膜８）それぞれがソース、ドレイン領域（不純
物拡散層７）の直接のコンタクト電極となり、合わせ余
裕を設ける必要がなくなる。
シリコン膜８）それぞれがソース、ドレイン領域（不純
物拡散層７）の直接のコンタクト電極となり、合わせ余
裕を設ける必要がなくなる。
また、ゲート電極上部及び素子分離絶縁膜の上部にまで
延在する面積の広いＴｉＳｉｘ膜１０が膜部０整合的に
合わせ余裕を提供する。
延在する面積の広いＴｉＳｉｘ膜１０が膜部０整合的に
合わせ余裕を提供する。
第２図は上記実施例の上面図である。このように、Ｔｉ
Ｓｉｘ膜１０が膜部０クト孔１２の合イっせ余裕を十分
にとりつつ微細化が可能となる。しかも、ソース、ドレ
イン領域としての不純物拡散層７はゲート電極４の側壁
の多結晶シリコン膜８の幅のみに抑えら−れるため、余
分な不純物拡散層領域が削減される。このため、拡散層
容量が低減され、動作の高速化が達成される。
Ｓｉｘ膜１０が膜部０クト孔１２の合イっせ余裕を十分
にとりつつ微細化が可能となる。しかも、ソース、ドレ
イン領域としての不純物拡散層７はゲート電極４の側壁
の多結晶シリコン膜８の幅のみに抑えら−れるため、余
分な不純物拡散層領域が削減される。このため、拡散層
容量が低減され、動作の高速化が達成される。
また、不純物拡散層７上には多結晶シリコン膜８が設け
られているため、不純物拡散層７と金属配線１３とで化
学反応をきたすことはない。従って、コンタクト抵抗の
増大や接合破壊の問題が解消される。
られているため、不純物拡散層７と金属配線１３とで化
学反応をきたすことはない。従って、コンタクト抵抗の
増大や接合破壊の問題が解消される。
なお、上記実施例方法では多結晶シリコン膜８中のシリ
コンを消費してシリサイド化させる金属にＴｉ膜９を用
いたが特に限定されず、Ｗ、Ｍ。
コンを消費してシリサイド化させる金属にＴｉ膜９を用
いたが特に限定されず、Ｗ、Ｍ。
等の高融点金属であればよいものとする。
［発明の効果］
以上説明したようにこの発明によれば、ゲート電極側壁
がコンタクト電極となるのでソース。
がコンタクト電極となるのでソース。
ドレイン領域が縮小でき、かつ上記ゲート電極側壁を覆
うシリサイドが自己整合的に合わせ余裕を提供するので
、ＭＯＳ ＦＥＴの高集積化、動作の高速化に寄与し
、高い信頼性を有するＭＯＳＪ４！！半導体装置及びそ
の製造方法を提供することができる。
うシリサイドが自己整合的に合わせ余裕を提供するので
、ＭＯＳ ＦＥＴの高集積化、動作の高速化に寄与し
、高い信頼性を有するＭＯＳＪ４！！半導体装置及びそ
の製造方法を提供することができる。
は従来のＭＯＳ ＦＥＴにおける上面図である。
１・・・シリコン半導体基板、２−１． ２−２・・・
素子分離絶縁膜、３・・・ゲート酸化膜、４・・・ゲー
ト電極、５−１． ５−２・・後酸化膜、６−１． ６
−２・・・Ｓｉ、Ｎ４膜、７・・・不純物拡散層、８・
・・多結晶シリコン膜、９・・・Ｔ１膜、ｌＯ・・・Ｔ
ｉＳｉｘ膜、１１・・・層間絶縁膜、１２・・・コンタ
クト孔、１３・・・金属配線。
素子分離絶縁膜、３・・・ゲート酸化膜、４・・・ゲー
ト電極、５−１． ５−２・・後酸化膜、６−１． ６
−２・・・Ｓｉ、Ｎ４膜、７・・・不純物拡散層、８・
・・多結晶シリコン膜、９・・・Ｔ１膜、ｌＯ・・・Ｔ
ｉＳｉｘ膜、１１・・・層間絶縁膜、１２・・・コンタ
クト孔、１３・・・金属配線。
Claims (3)
- （１）半導体基板上のゲート電極両側面に第１導電型の
側壁が設けられ、この側壁が前記ゲート電極両側の基板
表面に形成された第１導電型の不純物拡散層それぞれと
のコンタクト電極になっていることを特徴としたＭＯＳ
型半導体装置。 - （２）半導体基板上に形成された素子分離用の第１の絶
縁膜と、 前記第１の絶縁膜に囲まれた基板上に形成された第２の
絶縁膜と、 前記第２の絶縁膜上に選択的に形成されたゲート電極と
、 前記ゲート電極を覆う第３の絶縁膜と、 前記ゲート電極両側の基板表面に形成されたソース、ド
レイン領域としての第１導電型の不純物拡散層と、 前記不純物拡散層を覆う前記ゲート電極両側面の第１導
電型の側壁と、 前記側壁と前記ゲート電極及び第１の絶縁膜それぞれの
一部上面とを覆うように形成された高融点金属珪化物層
と、 高融点金属珪化物層上に接続される配線電極とを具備し
たことを特徴としたＭＯＳ型半導体装置。 - （３）半導体基板上に素子分離用の第１の絶縁膜を形成
する工程と、 前記第１の絶縁膜に囲まれた基板上に第２の絶縁膜を形
成する工程と、 前記第２の絶縁膜上に選択的にゲート電極を形成する工
程と、 前記ゲート電極を覆う第３の絶縁膜を形成する工程と、 前記第３の絶縁膜で覆われたゲート電極の上面及び両側
面を覆い、このゲート電極両側面近傍の基板表面に延在
するように耐酸化性の第４の絶縁膜を形成する工程と、 前記第４の絶縁膜をマスクに素子分離用の第５の絶縁膜
を形成する工程と、 前記第４の絶縁膜及びこの第４の絶縁膜下の前記第２の
絶縁膜を除去する工程と、 全面に第１導電型の導電膜を堆積すると共に前記ゲート
電極両側の基板表面に第１導電型の不純物を導入してソ
ース、ドレイン領域を形成する工程と、 前記第１導電型の導電膜を前記ゲート電極両側面及び前
記ソース、ドレイン領域上を覆うように残存させ、ゲー
ト側壁電極を形成する工程と、全面に高融点金属層を蒸
着形成し、真空加熱することにより前記導電膜と反応さ
せ、前記蒸着した高融点金属の一部を高融点金属珪化物
層に変換する工程と、 前記高融点金属珪化物層以外の未反応の金属層を除去す
る工程と、 層間絶縁膜形成後、前記高融点金属珪化物層上にコンタ
クト孔を開孔する工程と を具備したことを特徴とするＭＯＳ型半導体装置の製造
方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2068635A JP2752222B2 (ja) | 1990-03-19 | 1990-03-19 | Ｍｏｓ型半導体装置及びその製造方法 |
| KR1019910004321A KR940004419B1 (ko) | 1990-03-19 | 1991-03-19 | Mos형 반도체장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2068635A JP2752222B2 (ja) | 1990-03-19 | 1990-03-19 | Ｍｏｓ型半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03268436A true JPH03268436A (ja) | 1991-11-29 |
| JP2752222B2 JP2752222B2 (ja) | 1998-05-18 |
Family
ID=13379394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2068635A Expired - Fee Related JP2752222B2 (ja) | 1990-03-19 | 1990-03-19 | Ｍｏｓ型半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2752222B2 (ja) |
| KR (1) | KR940004419B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100376235B1 (ko) * | 1994-06-30 | 2003-07-18 | 가부시끼가이샤 도시바 | 반도체장치및그제조방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63177471A (ja) * | 1987-01-16 | 1988-07-21 | Mitsubishi Electric Corp | Ｍｏｓ形半導体装置 |
| JPS6417473A (en) * | 1987-07-13 | 1989-01-20 | Toshiba Corp | Manufacture of semiconductor device |
-
1990
- 1990-03-19 JP JP2068635A patent/JP2752222B2/ja not_active Expired - Fee Related
-
1991
- 1991-03-19 KR KR1019910004321A patent/KR940004419B1/ko not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63177471A (ja) * | 1987-01-16 | 1988-07-21 | Mitsubishi Electric Corp | Ｍｏｓ形半導体装置 |
| JPS6417473A (en) * | 1987-07-13 | 1989-01-20 | Toshiba Corp | Manufacture of semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100376235B1 (ko) * | 1994-06-30 | 2003-07-18 | 가부시끼가이샤 도시바 | 반도체장치및그제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR940004419B1 (ko) | 1994-05-25 |
| JP2752222B2 (ja) | 1998-05-18 |
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