JPH03268459A - 積層ｃｍｏｓ半導体の製造方法 - Google Patents
積層ｃｍｏｓ半導体の製造方法Info
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- JPH03268459A JPH03268459A JP3003163A JP316391A JPH03268459A JP H03268459 A JPH03268459 A JP H03268459A JP 3003163 A JP3003163 A JP 3003163A JP 316391 A JP316391 A JP 316391A JP H03268459 A JPH03268459 A JP H03268459A
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［０００１］
本発明は全般的にＣＭＯ３）ランジスタの製造、更に具
体的に云えば、積重ねＣＭＯ３）ランジスタの製造に関
する。 ［０００２］
体的に云えば、積重ねＣＭＯ３）ランジスタの製造に関
する。 ［０００２］
集積回路技術が進歩するにつれて、集積密度を高くし、
１平方センチあたりの消費電力を少なくすると共に、種
々の技術の両立性を持たせる要求が高まっている。高い
集積密度は、普通は装置を縮小することによって達成さ
れるが、その為にはＥ−ビーム製版法、反応性イオン・
エツチング、過渡的なアニーリング等の非常に高級な処
理技術が必要である。普通、ＣＭＯ３構造を用いて消費
電力を小さくするが、この構造では、ＣＭＯ３の対のプ
ルアップ装置を相補形負荷装置に置き換えることが出来
る。 ［０００３］ ＶＬＳＩ用の集積密度を高くすることは、主に装置の寸
法のスケールダウンによって達成される。寸法のスケー
ルダウンを行なう１つの方法は、能動層を互いに上下に
積重ね、その中に装置を構成することにより、チップを
「垂直方向に」集積化することである。これは普通「積
重ねＣＭＯＳＪ装置と呼ばれており、０ＭＯ５の対にあ
るｐチャンネル・トランジスタをｎチャンネル・トラン
ジスタの上に積重ねる。積重ねＣＭＯ３装置の概観が、
ユニベルシテ・カトリク・ドウ・ルーベン・ファキュル
テ・デ・シアンス・アプリケ、１９８４年９月号、第４
７頁乃至第６５頁所載のＪ、Ｐ、コリシンの論文「ＳＯ
工及び３Ｄ集積回路用の装置価値を持つ材料としてのレ
ーザによる再結晶化シリコンＪ （Ｊ、 Ｐ、 Ｃｏ
Ｃｏ１１ｎ。 Ｌａ５ｅｒ−Ｒｅｃｒｙｓｔａｌｌｉｚｅｄ−−−−−
−” Ｕｎｉｖｅｒｓｉｔｅ Ｃａｔｈｏｌｉｑｕｅ
Ｄｅ Ｌｏｕｖａｉｎ Ｆａｃｕｌｔｅ Ｄｅｓ ５ｃ
ｉｅｎｃｅｓ Ａｐｐｌｉｑｕｅｅｓ、 Ｓｅｐｔｅｍ
ｂｅｒ １９８４、ｐｐ、４７−６５）及びＩＥＥＥｃ
−レフトロニック・デバイセズ・レターズ、第４，２７
２頁（１９８３年）所載のＣ，Ｅ、チェノ、Ｈ，Ｗ、
ラム、Ｓ、Ｄ、Ｓ、マリ−Ｒ，Ｆ、 ピニゾットの論
文（Ｃ，Ｅ、 Ｃｈｅｎ、 ｅｔ ａｌ、 ＩＥＥＥＥ
ｌｅｃｔｒｏｎＤｅｖ、 Ｌｅｔｔ、 ４．２７２ （
１９８３）にみられる。 ［０００４］ 積重ねＣＭＯ３装置は最初にｎチャンネル領域のパター
ンを定めることによって製造するのが普通である。次に
、ｎチャンネル領域の上にゲート酸化物を形成した後、
第１の多結晶シリコン層を設けて、ｎチャンネル装置及
び種々の相互接続部の第１層を形成する。次にその上に
多結晶材料の第２層をデポジットする。 第２の多結晶層のパターンを定めて、第２層のｐチャン
ネル・トランジスタのソース及びドレインを形成すると
共に、第１層のｎチャンネル・トランジスタの選ばれた
ものの上にそのｐチャンネル領域をも形成する。ｎチャ
ンネル・トランジスタのゲートはｐチャンネル装置と共
通である。最後の処理工程は、金属の相互接続部のパタ
ーンを定めて、種々の積重ねられた装置を所定の回路に
相互接続することである。積重ねＣＭＯ３を使うと、相
互接続部及び接点孔の数が減少する。然し、メタライズ
・パターンを設ける為に余分の処理工程が必要である。 積重ねＣＭＯＳ回路に相互接続部を形成する為に必要な
工程の数を少なくする処理方法を提供することが望まし
い。積重ねＣＭＯＳ装置は一般的に米国特許出願番号第
５０５，５３４号（出願人番号Ｔｌ−９５６７）及び同
第６５６，０５５号（同Ｔｌ−１００００）に記載され
ている。 ［０００５］
１平方センチあたりの消費電力を少なくすると共に、種
々の技術の両立性を持たせる要求が高まっている。高い
集積密度は、普通は装置を縮小することによって達成さ
れるが、その為にはＥ−ビーム製版法、反応性イオン・
エツチング、過渡的なアニーリング等の非常に高級な処
理技術が必要である。普通、ＣＭＯ３構造を用いて消費
電力を小さくするが、この構造では、ＣＭＯ３の対のプ
ルアップ装置を相補形負荷装置に置き換えることが出来
る。 ［０００３］ ＶＬＳＩ用の集積密度を高くすることは、主に装置の寸
法のスケールダウンによって達成される。寸法のスケー
ルダウンを行なう１つの方法は、能動層を互いに上下に
積重ね、その中に装置を構成することにより、チップを
「垂直方向に」集積化することである。これは普通「積
重ねＣＭＯＳＪ装置と呼ばれており、０ＭＯ５の対にあ
るｐチャンネル・トランジスタをｎチャンネル・トラン
ジスタの上に積重ねる。積重ねＣＭＯ３装置の概観が、
ユニベルシテ・カトリク・ドウ・ルーベン・ファキュル
テ・デ・シアンス・アプリケ、１９８４年９月号、第４
７頁乃至第６５頁所載のＪ、Ｐ、コリシンの論文「ＳＯ
工及び３Ｄ集積回路用の装置価値を持つ材料としてのレ
ーザによる再結晶化シリコンＪ （Ｊ、 Ｐ、 Ｃｏ
Ｃｏ１１ｎ。 Ｌａ５ｅｒ−Ｒｅｃｒｙｓｔａｌｌｉｚｅｄ−−−−−
−” Ｕｎｉｖｅｒｓｉｔｅ Ｃａｔｈｏｌｉｑｕｅ
Ｄｅ Ｌｏｕｖａｉｎ Ｆａｃｕｌｔｅ Ｄｅｓ ５ｃ
ｉｅｎｃｅｓ Ａｐｐｌｉｑｕｅｅｓ、 Ｓｅｐｔｅｍ
ｂｅｒ １９８４、ｐｐ、４７−６５）及びＩＥＥＥｃ
−レフトロニック・デバイセズ・レターズ、第４，２７
２頁（１９８３年）所載のＣ，Ｅ、チェノ、Ｈ，Ｗ、
ラム、Ｓ、Ｄ、Ｓ、マリ−Ｒ，Ｆ、 ピニゾットの論
文（Ｃ，Ｅ、 Ｃｈｅｎ、 ｅｔ ａｌ、 ＩＥＥＥＥ
ｌｅｃｔｒｏｎＤｅｖ、 Ｌｅｔｔ、 ４．２７２ （
１９８３）にみられる。 ［０００４］ 積重ねＣＭＯ３装置は最初にｎチャンネル領域のパター
ンを定めることによって製造するのが普通である。次に
、ｎチャンネル領域の上にゲート酸化物を形成した後、
第１の多結晶シリコン層を設けて、ｎチャンネル装置及
び種々の相互接続部の第１層を形成する。次にその上に
多結晶材料の第２層をデポジットする。 第２の多結晶層のパターンを定めて、第２層のｐチャン
ネル・トランジスタのソース及びドレインを形成すると
共に、第１層のｎチャンネル・トランジスタの選ばれた
ものの上にそのｐチャンネル領域をも形成する。ｎチャ
ンネル・トランジスタのゲートはｐチャンネル装置と共
通である。最後の処理工程は、金属の相互接続部のパタ
ーンを定めて、種々の積重ねられた装置を所定の回路に
相互接続することである。積重ねＣＭＯ３を使うと、相
互接続部及び接点孔の数が減少する。然し、メタライズ
・パターンを設ける為に余分の処理工程が必要である。 積重ねＣＭＯＳ回路に相互接続部を形成する為に必要な
工程の数を少なくする処理方法を提供することが望まし
い。積重ねＣＭＯＳ装置は一般的に米国特許出願番号第
５０５，５３４号（出願人番号Ｔｌ−９５６７）及び同
第６５６，０５５号（同Ｔｌ−１００００）に記載され
ている。 ［０００５］
【問題点を解決するための手段及び作用】ここで説明す
る方法は、積重ねＣＭＯ３半導体装置を形成する方法で
ある。この方法は最初に多結晶シリコンのゲート及びポ
リシリコンの種々の相互接続部を持つ第１層の複数個の
トランジスタを基板の上に形成することを含む。次に第
１ンジスタのゲートは関連する第２層のトランジスタと
共通にする。次に第２層のトランジスタをカプセル封じ
し、第１層の残っている露出したシリコン面を２珪化チ
タンで珪化して、その導電度を高める。その後、最後の
相互接続パターンを形成する。 ［０００６］ 本発明の別の実施例では、最初に基板の上にゲート酸化
物をデポジットした後第２層のポリシリコンを形成する
ことにより、第２層のトランジスタ及びマスクが形成さ
れる。次に第２層のポリシリコンの中にチャンネル領域
を画定し、それに隣接してソース及びドレイン領域を画
定する。次に基板を酸化物マスク層で覆い、そのパター
ンを定める。酸化物マスク層並びに第２のポリシリコン
層の内パターンの中に画定されていない部分を除去し、
その下にある第１層のシリコン区域を露出する。次に周
縁を側壁酸化物で覆って、第２層のトランジスタを完全
にカプセル封じし、その後、露出したシリコン区域を珪
化過程にかけて、その上に２珪化チタンを形成する。 本発明並びにその利点が更に完全に理解される様に、次
に図面について説明する。 ［０００７］
る方法は、積重ねＣＭＯ３半導体装置を形成する方法で
ある。この方法は最初に多結晶シリコンのゲート及びポ
リシリコンの種々の相互接続部を持つ第１層の複数個の
トランジスタを基板の上に形成することを含む。次に第
１ンジスタのゲートは関連する第２層のトランジスタと
共通にする。次に第２層のトランジスタをカプセル封じ
し、第１層の残っている露出したシリコン面を２珪化チ
タンで珪化して、その導電度を高める。その後、最後の
相互接続パターンを形成する。 ［０００６］ 本発明の別の実施例では、最初に基板の上にゲート酸化
物をデポジットした後第２層のポリシリコンを形成する
ことにより、第２層のトランジスタ及びマスクが形成さ
れる。次に第２層のポリシリコンの中にチャンネル領域
を画定し、それに隣接してソース及びドレイン領域を画
定する。次に基板を酸化物マスク層で覆い、そのパター
ンを定める。酸化物マスク層並びに第２のポリシリコン
層の内パターンの中に画定されていない部分を除去し、
その下にある第１層のシリコン区域を露出する。次に周
縁を側壁酸化物で覆って、第２層のトランジスタを完全
にカプセル封じし、その後、露出したシリコン区域を珪
化過程にかけて、その上に２珪化チタンを形成する。 本発明並びにその利点が更に完全に理解される様に、次
に図面について説明する。 ［０００７］
図１にはスタチック・ランダム・アクセス・メモリ（Ｓ
ＲＡＭ）の典型的なメモリ・セルの回路図が示されてい
る。ＳＲＡＭセルは単にこの発明の積重ねＣＭＯ８装置
及び製造方法を例示することにすぎない。ＳＲＡＭセル
の基本的な記憶素子はｎチャンネル・トランジスタＴ１
及びｎチャンネル・トランジスタＴ２で構成される。ト
ランジスタＴ１、Ｔ２のソースをアースに結合し、トラ
ンジスタＴ１のドレインを節１０に結合し、トランジス
タＴ２のドレインを節１２に結合する。ｐチャンネル・
トランジスタＴ３のドレインを節１０に接続し、そのソ
ースをＶｃｃに結合する。ｐチャンネル・トランジスタ
Ｔ４のドレインを節１２に接続し、そのソースをＶｃｃ
に接続する。トランジスタＴ１及びＴ３のゲートを節１
２に接続し、トランジスタＴ２、Ｔ４のゲートを節１０
に接続する。 ［０００８］ トランジスタＴｌ、Ｔ３が１つのトランジスタ対を形成
し、トランジスタＴ２Ｔ４が２番目のトランジスタ対を
形成する。各々のトランジスタ対は積重ね０ＭＯ５装置
として製造される。情報が節１０又は１２に記憶される
。この情報は相補形である。節１０に記憶された情報が
ｎチャンネル・トランジスタＴ５を介してビット線１４
に出力される。節１２の情報がｎチャンネル・トランジ
スタＴ６を介して反転ビット線１６に出力される。トラ
ンジスタＴ５、Ｔ６のゲートがワード線１８に接続され
る。 ［０００９］ 装置を製造する際、トランジスタ対は「垂直方向」に集
積する。即ち、トランジスタＴ３を物理的にトランジス
タＴ１の真上に配置し、トランジスタＴ４を物理的にト
ランジスタＴ２の真上に配置する。種々の相互接続部等
のパターンを定める為に、多数のパターンぎめ層が必要
である。普通に積重ねたＣＭＯ３装置では、トランジス
タＴ１、Ｔ２のソースに対する相互接続部及びワード線
１８の他にトランジスタＴ１、Ｔ２、Ｔ５、Ｔ６が、単
一層内に製造される。次の製造工程で、トランジスタＴ
３、Ｔ４をトランジスタＴ１、Ｔ２の上に形成し、その
後導電層を形成して、トランジスタＴ３、Ｔ４のソース
を相互接続する。最後の製造工程は、ビット線及び■。 ０及び■８８に対する種々の相互接続部を形成すること
を必要とする。後で説明するが、ｐチャンネル・トラン
ジスタＴ３、Ｔ４を製造した後、それらを隔離し、多結
晶シリコン（ポリシリコン）の線の上に２珪化チタンを
形成するセルファライン過程により、ワード線１８の導
電度を高める。トランジスタＴ３、Ｔ４を隔離しない場
合、珪化過程は、ｐチャンネル・トランジスタのドレイ
ン・ソース及びゲートを隔離する為に別の製版工程を必
要とする。 この発明の方法では、ポリシリコンの相互接続部を珪化
する前に、トランジスタＴ３、Ｔ４が隔離され、この為
、セルファライン珪化過程を用いて積重ねＣＭ○Ｓ装置
を製造するのに必要な工程の総数が減少する。 ［００１０］ 第２に図は１つの対Ｔｌ−Ｔ３で構成された積重ねＣＭ
Ｏ３装置の製造方法の１つの工程の断面図が示されてい
る。ＣＭＯＳ集積回路を普通に製造する場合、あって、
最初に厚い酸化物層によってマスクされる。その後、「
モート」を形成する為に導電度に影響を与える不純物を
拡散すべき区域だけを露出する様なパターンで、酸化物
を除去する。次に基板２０を適当な温度に於ける所望の
不純物の拡散にかげ、所望の滲透及び濃度が達成された
後、モートの上に酸化物を再成長させる。ウェーハを拡
散用の環境から取出す。この方法の酸化物の成長並びに
拡散工程により、フィールド酸化物と呼ぶシリコンの表
面絶縁層２２が得られ、こうして後で、薄いメタライズ
層を適用する時、装置の普通の動作中に発生するどんな
電界も、絶縁層をわざと薄くした所以外の半導体素子の
部分の動作に悪影響しない様に、十分な厚さを持つ層を
作る。 ［００１１］ フィールド酸化物層２２を形成した後、モートの上に薄
い酸化物層を形成し、その後薄い窒化物層を形成する。 その後、窒化物層のパターンを定めて、第１層のトラン
ジスタのゲート区域を画定し、ソース及びドレイン領域
を露出する。次に砒素を打込み、その後のアユ−リング
工程により、ｎ ソース領域２４及びｎ→ドレイン領域
２６を形成する。次に、この後の酸化工程を用いて、ソ
ース２４及びドレイン２６の酸化物層の厚さを厚くする
。その後窒化物層を除去する。 ［００１２］ ソース及びドレイン領域２４．２６を形成した後、基板
の上に約１．５０ＯＡの厚さに薄いポリシリコン層を形
成する。この薄いポリシリコン層とその下にあってドレ
イン領域２６を覆っている酸化物層の中に接点３ｏを形
成し、その後に別のポリシリコン層をデポジットして、
厚さを約５，０ＯＯＡに増加する。このポリシリコン層
を「第１のポリシリコン層」と呼ぶ。次に９５０℃で、
ＰＯＣ１３の源から燐を拡散して、ポリシリコン層をｎ
にドープすることにより、第１のポリシリコン層をド
ープする。この第１のポリシリコン層のパターンを定め
てゲート３２と、１つのトランジスタのドレインと第１
層の別のトランジスタのゲートの間のドレイン・ゲート
間延長部３４とを形成するが、これは後で更に説明する
。ドレイン・ゲート間延長部３４が図１の節１０．１２
の一方を構成する。その中にゲート３２とドレイン・ゲ
ート間延長部３４を形成した第１のポリシリコン層は、
その中にワード線１８を形成する層をも構成する。これ
は後で図７について更に説明する。 ［００１３］ 第１のポリシリコン層のパターンを定めた後、図３に示
す様に、基板の上に第２のゲート酸化物層３６を形成す
る。第２のゲート酸化物層３６はゲート３２の上の厚さ
が約６０ＯＡであり、ソース及びドレイン領域２４．２
６を夫々覆う酸化物とフィールド酸化物層２２の厚さも
それに対応して厚くなる。その後、基板全体の上に約１
．５０ＯＡの厚さに第２のポリシリコン層３８をドープ
する。次に硼素を打込むことにより、第２のポリシリコ
ン層３８を軽くドープしてｐ形層を形成する。ポリシリ
コン層３８は周形層であって、ゲート２８、フィールド
酸化物層２２及び延長部３０の間に低い領域が形成され
、これらはゲート３２の上のポリシリコン層３８の部分
よりも若干低い。 ［００１４］ 第２のポリシリコン層３８をドープした後、基板の表面
に硼素含浸酸化物の平面化層を回転付着して、平面上の
層を形成する。平面状にした硼素含浸酸化物がドレイン
領域２６の上の区域４０に約１．５０ＯＡの比較的厚い
層、及びソース領域２４の上に比較的厚い部分４２を形
成する。ゲート３２の上には、約５００Ａの厚さを持つ
一層薄い領域４４が形成される。ドレイン・ゲート間延
長部３４の上にある部分も薄い領域である。 ［００１５］ 平面状にした硼素含浸酸化物を回転付着した後、基板を
異方性プラズマ・エッチにかげて、薄い部分４４をエツ
チングによって除き、図４に示す様に、ｎ ゲート３２
の真上の第２のポリシリコン層３８を露出する。このエ
ッチは、夫々ドレイン領域２６及びソース領域２４の真
上にある部分４０．４２の硼素含浸酸化物層を残す様に
制御される。次に基板を３０分間約９５０℃の温度にす
ることにより、部分４０．４２にある硼素を第２のポリ
シリコン層３８へ熱的に駆動する。これによってドレイ
ン領域２６の真上のｐ 領域４６及びソース領域２４の
真上のｐ＋領域４８が形成される。ｐ＋領域４６．４８
がｐチャンネル領域５０を画定し、このｐチャンネル領
域がｎ ゲート３２の真上にあり、第２のゲート酸化物
層３６によって隔てられている。この過程は、１９８４
年９月２８日付けの米国特許出願番号６５６０５６号（
対応日本出願、特願昭６０−２１４３６２）に記載され
ている。 ［００１’６］ これまで説明した方法は垂直方向に集積されたｐチャン
ネル及びｎチャンネル装置を限定する普通の方法であり
、ｎ ゲート３２は両方の装置に共通である。 回路を完成する為、普通の方法を用いて、第２のポリシ
リコン層３８のパターンを定め、接点を形成し、適当な
相互接続部を作る。 この発明では、これから説明するが、ｐ影領域５０及び
ｐ 領域４６．４８によって形成されたｐチャンネル装
置をマスクし、その後中間の酸化物層と共に第２のポリ
シリコン層３８をエツチングによって除いて、その下に
ある第１のポリシリコン層と、ＳＲＡＭセルの周辺部分
にあるｎチャンネル装置のソース及びドレイン領域とを
露出する。次に、露出したポリシリコン層の上に２珪化
チタンを形成してその導電度を高める。積重ねＣＭ装置
内にある垂直方向に集積されたｐチャンネル・トランジ
スタをマスクすることにより、相互接続部を作るのに必
要な製版工程を軽減することが可能である。ｐチャンネ
ル・トランジスタをマスクしない場合、珪化工程が領域
４６．４８を短絡する惧れがある。 ［００１７］ 本発明では、図４の残っている硼素含浸領域４０．４２
を溶媒を用いて除去し第２のポリシリコン層３８を露出
する。次に第２のポリシリコン層３８の上に約２，０Ｏ
ＯＡの厚さに酸化物のマスク層５６をデポジットする。 この酸化物は普通のＬＰＧＶＤ方法を用いてデポジット
する。次に、フォトレジスト層５８を用いて酸化物マス
ク層５６のパターンを定める。フォトレジスト層５８を
図５に示す様に基板に対してパターンを定めた後、フォ
トレジスト層５８が酸化物層５６の上に配置されていな
い全ての区域で酸化物層５６を除去する為の第１のエッ
チに基板をかける。次に第２のポリシリコン層３８の露
出部分をエッチして、ポリシリコン層３８の露出部分を
除去すると共に、ｎ 領域２４，２６、ゲート３２の露
出部分及びドレイン・ゲート間延長部３４の様な残って
いる全てのシリコン区域をも露出するが、これは後で更
に説明する。第２のエツチング過程は異なるプラズマ・
エッチを利用する。然し、酸化物マスク及び第２のポリ
シリコン層３８の露出部分を除去する為に利用するエツ
チング過程は、共に弗素をベースとしたエツチング方法
であり、これは業界で普通のことである。 ［００１８］ ｐチャンネル・トランジスタのドレイン並びにソースに
対するｐ 領域４６゜４８の縁を限定する他に、フォト
レジスト層５８を除去して、積重ねＣＭＯＳ形式のｐチ
ャンネル・トランジスタの上にハード・マスク６０を残
す。ＬＰＧＶＤ酸化物の別の同形層を４，５００人の厚
さに基板の上にデポジットする。その後この層を酸素中
で２０分間アニールし、その後異方性エッチにかげて、
平坦な面から酸化物を除く、このエッチがｐチャンネル
・トランジスタの片側にあるｐ“領域４８及びハード・
マスク６０の露出部分に隣接する側壁酸化物６２を残す
と共に、ｐ 領域４６及びマスク６０の露出した縁の上
に側壁酸化物６４を残す。側壁酸化物６２．６４の目的
は、ｐチャンネル・トランジスタの全ての部分を密封す
ることである。従って、側壁酸化物６２．６４の他にハ
ード・マスク６０を用いることにより、各々の積重ねＣ
ＭＯ３形式の装置にあるｐチャンネル・トランジスタが
完全にカプセル封じされる。側壁酸化物６２．６４及び
マスク６０が図６に示されている。 ［００１９］ 側壁酸化物６２．６４を形成した後、真空装置内で、装
置の表面の上に約９００人の厚さにチタンをスパッタリ
ングする。その後、チタンを水素、アルゴン又は真空の
様な不活性雰囲気内で、３０分間、約６７５℃の温度で
反応させる。この反応により、このチタンが接触してい
る所でだけ、シリコン又はポリシリコンを消費して、２
珪化チタンを形成する。この結果、２珪化チタンの厚さ
は約１゜５００人になる。次に基板を酸溶液内でエッチ
して、２珪化チタンに影響せずにチタンを除去する。例
えば、チタンの場合の適当なニッチヤントは、Ｈ２ＳＯ
に、酸化物によって覆われている全ての区域からチタン
が除去される。この後基板を約８００℃で３０分間アニ
ールして、安定化させると共に、２珪化チタンのてのシ
リコン区域の導電度を高め、セルファライン過程を構成
する。２珪化チタン層を参照数字６６で示しである。２
珪化チタン方法が出願人の米国特許出願番号第４９２，
０６９号に記載されている。
ＲＡＭ）の典型的なメモリ・セルの回路図が示されてい
る。ＳＲＡＭセルは単にこの発明の積重ねＣＭＯ８装置
及び製造方法を例示することにすぎない。ＳＲＡＭセル
の基本的な記憶素子はｎチャンネル・トランジスタＴ１
及びｎチャンネル・トランジスタＴ２で構成される。ト
ランジスタＴ１、Ｔ２のソースをアースに結合し、トラ
ンジスタＴ１のドレインを節１０に結合し、トランジス
タＴ２のドレインを節１２に結合する。ｐチャンネル・
トランジスタＴ３のドレインを節１０に接続し、そのソ
ースをＶｃｃに結合する。ｐチャンネル・トランジスタ
Ｔ４のドレインを節１２に接続し、そのソースをＶｃｃ
に接続する。トランジスタＴ１及びＴ３のゲートを節１
２に接続し、トランジスタＴ２、Ｔ４のゲートを節１０
に接続する。 ［０００８］ トランジスタＴｌ、Ｔ３が１つのトランジスタ対を形成
し、トランジスタＴ２Ｔ４が２番目のトランジスタ対を
形成する。各々のトランジスタ対は積重ね０ＭＯ５装置
として製造される。情報が節１０又は１２に記憶される
。この情報は相補形である。節１０に記憶された情報が
ｎチャンネル・トランジスタＴ５を介してビット線１４
に出力される。節１２の情報がｎチャンネル・トランジ
スタＴ６を介して反転ビット線１６に出力される。トラ
ンジスタＴ５、Ｔ６のゲートがワード線１８に接続され
る。 ［０００９］ 装置を製造する際、トランジスタ対は「垂直方向」に集
積する。即ち、トランジスタＴ３を物理的にトランジス
タＴ１の真上に配置し、トランジスタＴ４を物理的にト
ランジスタＴ２の真上に配置する。種々の相互接続部等
のパターンを定める為に、多数のパターンぎめ層が必要
である。普通に積重ねたＣＭＯ３装置では、トランジス
タＴ１、Ｔ２のソースに対する相互接続部及びワード線
１８の他にトランジスタＴ１、Ｔ２、Ｔ５、Ｔ６が、単
一層内に製造される。次の製造工程で、トランジスタＴ
３、Ｔ４をトランジスタＴ１、Ｔ２の上に形成し、その
後導電層を形成して、トランジスタＴ３、Ｔ４のソース
を相互接続する。最後の製造工程は、ビット線及び■。 ０及び■８８に対する種々の相互接続部を形成すること
を必要とする。後で説明するが、ｐチャンネル・トラン
ジスタＴ３、Ｔ４を製造した後、それらを隔離し、多結
晶シリコン（ポリシリコン）の線の上に２珪化チタンを
形成するセルファライン過程により、ワード線１８の導
電度を高める。トランジスタＴ３、Ｔ４を隔離しない場
合、珪化過程は、ｐチャンネル・トランジスタのドレイ
ン・ソース及びゲートを隔離する為に別の製版工程を必
要とする。 この発明の方法では、ポリシリコンの相互接続部を珪化
する前に、トランジスタＴ３、Ｔ４が隔離され、この為
、セルファライン珪化過程を用いて積重ねＣＭ○Ｓ装置
を製造するのに必要な工程の総数が減少する。 ［００１０］ 第２に図は１つの対Ｔｌ−Ｔ３で構成された積重ねＣＭ
Ｏ３装置の製造方法の１つの工程の断面図が示されてい
る。ＣＭＯＳ集積回路を普通に製造する場合、あって、
最初に厚い酸化物層によってマスクされる。その後、「
モート」を形成する為に導電度に影響を与える不純物を
拡散すべき区域だけを露出する様なパターンで、酸化物
を除去する。次に基板２０を適当な温度に於ける所望の
不純物の拡散にかげ、所望の滲透及び濃度が達成された
後、モートの上に酸化物を再成長させる。ウェーハを拡
散用の環境から取出す。この方法の酸化物の成長並びに
拡散工程により、フィールド酸化物と呼ぶシリコンの表
面絶縁層２２が得られ、こうして後で、薄いメタライズ
層を適用する時、装置の普通の動作中に発生するどんな
電界も、絶縁層をわざと薄くした所以外の半導体素子の
部分の動作に悪影響しない様に、十分な厚さを持つ層を
作る。 ［００１１］ フィールド酸化物層２２を形成した後、モートの上に薄
い酸化物層を形成し、その後薄い窒化物層を形成する。 その後、窒化物層のパターンを定めて、第１層のトラン
ジスタのゲート区域を画定し、ソース及びドレイン領域
を露出する。次に砒素を打込み、その後のアユ−リング
工程により、ｎ ソース領域２４及びｎ→ドレイン領域
２６を形成する。次に、この後の酸化工程を用いて、ソ
ース２４及びドレイン２６の酸化物層の厚さを厚くする
。その後窒化物層を除去する。 ［００１２］ ソース及びドレイン領域２４．２６を形成した後、基板
の上に約１．５０ＯＡの厚さに薄いポリシリコン層を形
成する。この薄いポリシリコン層とその下にあってドレ
イン領域２６を覆っている酸化物層の中に接点３ｏを形
成し、その後に別のポリシリコン層をデポジットして、
厚さを約５，０ＯＯＡに増加する。このポリシリコン層
を「第１のポリシリコン層」と呼ぶ。次に９５０℃で、
ＰＯＣ１３の源から燐を拡散して、ポリシリコン層をｎ
にドープすることにより、第１のポリシリコン層をド
ープする。この第１のポリシリコン層のパターンを定め
てゲート３２と、１つのトランジスタのドレインと第１
層の別のトランジスタのゲートの間のドレイン・ゲート
間延長部３４とを形成するが、これは後で更に説明する
。ドレイン・ゲート間延長部３４が図１の節１０．１２
の一方を構成する。その中にゲート３２とドレイン・ゲ
ート間延長部３４を形成した第１のポリシリコン層は、
その中にワード線１８を形成する層をも構成する。これ
は後で図７について更に説明する。 ［００１３］ 第１のポリシリコン層のパターンを定めた後、図３に示
す様に、基板の上に第２のゲート酸化物層３６を形成す
る。第２のゲート酸化物層３６はゲート３２の上の厚さ
が約６０ＯＡであり、ソース及びドレイン領域２４．２
６を夫々覆う酸化物とフィールド酸化物層２２の厚さも
それに対応して厚くなる。その後、基板全体の上に約１
．５０ＯＡの厚さに第２のポリシリコン層３８をドープ
する。次に硼素を打込むことにより、第２のポリシリコ
ン層３８を軽くドープしてｐ形層を形成する。ポリシリ
コン層３８は周形層であって、ゲート２８、フィールド
酸化物層２２及び延長部３０の間に低い領域が形成され
、これらはゲート３２の上のポリシリコン層３８の部分
よりも若干低い。 ［００１４］ 第２のポリシリコン層３８をドープした後、基板の表面
に硼素含浸酸化物の平面化層を回転付着して、平面上の
層を形成する。平面状にした硼素含浸酸化物がドレイン
領域２６の上の区域４０に約１．５０ＯＡの比較的厚い
層、及びソース領域２４の上に比較的厚い部分４２を形
成する。ゲート３２の上には、約５００Ａの厚さを持つ
一層薄い領域４４が形成される。ドレイン・ゲート間延
長部３４の上にある部分も薄い領域である。 ［００１５］ 平面状にした硼素含浸酸化物を回転付着した後、基板を
異方性プラズマ・エッチにかげて、薄い部分４４をエツ
チングによって除き、図４に示す様に、ｎ ゲート３２
の真上の第２のポリシリコン層３８を露出する。このエ
ッチは、夫々ドレイン領域２６及びソース領域２４の真
上にある部分４０．４２の硼素含浸酸化物層を残す様に
制御される。次に基板を３０分間約９５０℃の温度にす
ることにより、部分４０．４２にある硼素を第２のポリ
シリコン層３８へ熱的に駆動する。これによってドレイ
ン領域２６の真上のｐ 領域４６及びソース領域２４の
真上のｐ＋領域４８が形成される。ｐ＋領域４６．４８
がｐチャンネル領域５０を画定し、このｐチャンネル領
域がｎ ゲート３２の真上にあり、第２のゲート酸化物
層３６によって隔てられている。この過程は、１９８４
年９月２８日付けの米国特許出願番号６５６０５６号（
対応日本出願、特願昭６０−２１４３６２）に記載され
ている。 ［００１’６］ これまで説明した方法は垂直方向に集積されたｐチャン
ネル及びｎチャンネル装置を限定する普通の方法であり
、ｎ ゲート３２は両方の装置に共通である。 回路を完成する為、普通の方法を用いて、第２のポリシ
リコン層３８のパターンを定め、接点を形成し、適当な
相互接続部を作る。 この発明では、これから説明するが、ｐ影領域５０及び
ｐ 領域４６．４８によって形成されたｐチャンネル装
置をマスクし、その後中間の酸化物層と共に第２のポリ
シリコン層３８をエツチングによって除いて、その下に
ある第１のポリシリコン層と、ＳＲＡＭセルの周辺部分
にあるｎチャンネル装置のソース及びドレイン領域とを
露出する。次に、露出したポリシリコン層の上に２珪化
チタンを形成してその導電度を高める。積重ねＣＭ装置
内にある垂直方向に集積されたｐチャンネル・トランジ
スタをマスクすることにより、相互接続部を作るのに必
要な製版工程を軽減することが可能である。ｐチャンネ
ル・トランジスタをマスクしない場合、珪化工程が領域
４６．４８を短絡する惧れがある。 ［００１７］ 本発明では、図４の残っている硼素含浸領域４０．４２
を溶媒を用いて除去し第２のポリシリコン層３８を露出
する。次に第２のポリシリコン層３８の上に約２，０Ｏ
ＯＡの厚さに酸化物のマスク層５６をデポジットする。 この酸化物は普通のＬＰＧＶＤ方法を用いてデポジット
する。次に、フォトレジスト層５８を用いて酸化物マス
ク層５６のパターンを定める。フォトレジスト層５８を
図５に示す様に基板に対してパターンを定めた後、フォ
トレジスト層５８が酸化物層５６の上に配置されていな
い全ての区域で酸化物層５６を除去する為の第１のエッ
チに基板をかける。次に第２のポリシリコン層３８の露
出部分をエッチして、ポリシリコン層３８の露出部分を
除去すると共に、ｎ 領域２４，２６、ゲート３２の露
出部分及びドレイン・ゲート間延長部３４の様な残って
いる全てのシリコン区域をも露出するが、これは後で更
に説明する。第２のエツチング過程は異なるプラズマ・
エッチを利用する。然し、酸化物マスク及び第２のポリ
シリコン層３８の露出部分を除去する為に利用するエツ
チング過程は、共に弗素をベースとしたエツチング方法
であり、これは業界で普通のことである。 ［００１８］ ｐチャンネル・トランジスタのドレイン並びにソースに
対するｐ 領域４６゜４８の縁を限定する他に、フォト
レジスト層５８を除去して、積重ねＣＭＯＳ形式のｐチ
ャンネル・トランジスタの上にハード・マスク６０を残
す。ＬＰＧＶＤ酸化物の別の同形層を４，５００人の厚
さに基板の上にデポジットする。その後この層を酸素中
で２０分間アニールし、その後異方性エッチにかげて、
平坦な面から酸化物を除く、このエッチがｐチャンネル
・トランジスタの片側にあるｐ“領域４８及びハード・
マスク６０の露出部分に隣接する側壁酸化物６２を残す
と共に、ｐ 領域４６及びマスク６０の露出した縁の上
に側壁酸化物６４を残す。側壁酸化物６２．６４の目的
は、ｐチャンネル・トランジスタの全ての部分を密封す
ることである。従って、側壁酸化物６２．６４の他にハ
ード・マスク６０を用いることにより、各々の積重ねＣ
ＭＯ３形式の装置にあるｐチャンネル・トランジスタが
完全にカプセル封じされる。側壁酸化物６２．６４及び
マスク６０が図６に示されている。 ［００１９］ 側壁酸化物６２．６４を形成した後、真空装置内で、装
置の表面の上に約９００人の厚さにチタンをスパッタリ
ングする。その後、チタンを水素、アルゴン又は真空の
様な不活性雰囲気内で、３０分間、約６７５℃の温度で
反応させる。この反応により、このチタンが接触してい
る所でだけ、シリコン又はポリシリコンを消費して、２
珪化チタンを形成する。この結果、２珪化チタンの厚さ
は約１゜５００人になる。次に基板を酸溶液内でエッチ
して、２珪化チタンに影響せずにチタンを除去する。例
えば、チタンの場合の適当なニッチヤントは、Ｈ２ＳＯ
に、酸化物によって覆われている全ての区域からチタン
が除去される。この後基板を約８００℃で３０分間アニ
ールして、安定化させると共に、２珪化チタンのてのシ
リコン区域の導電度を高め、セルファライン過程を構成
する。２珪化チタン層を参照数字６６で示しである。２
珪化チタン方法が出願人の米国特許出願番号第４９２，
０６９号に記載されている。
【００２０１
図７には、−図２乃至図６の積重ねＣＭＯ３形式を利用
した図１の回路の平面図が示されている。図２乃至図６
は図１の線、Ａ −Ａで切った断面を表わす。前に述べ
た様に、最初の工程はシリコン・モート７０を画定する
ことである。次にトランジスタＴ１に対するゲート酸化
物区域７２をマスクし、トランジスタＴ４に対するゲー
ト酸化物区域７４をマスクし、トランジスタＴ５に対す
るゲート酸化物区域７６をマスクし、トランジスタＴ６
に対するゲート酸化物区域７８をマスクする。そ−）７
０の残っている区域をｎ にドープする。次にトランジ
スタＴ１のドレインとトランジスタＴ２のゲートの間に
接点３０を形成する。次に第１のポリシリコン層をデポ
ジットし、パターンを定めて、トランジスタＴ１のゲー
ト領域３２を形成し、これが接点８０を介してトランジ
スタＴ２のドレインと相互接続される。接点８０が節１
２を構成する。同様に、ソース・ゲート間延長部３４が
形成され、接点３０を介してトランジスタＴ１のドレイ
ンに接続されると共にトランジスタＴ２のゲートに接続
される。接点３０が節１０を構成する。トランジスタＴ
１、Ｔ２のゲートが形成されて夫々のドレインに相互接
続される時、ワード線１８及びトランジスタＴ５、Ｔ６
のゲートも形成される。 ［００２１］ 図８には、第２のポリシリコン層３８のパターンを定め
た後の回路の平面図が示されており、ハード・マスク６
０はそのままである。このパターンぎめは、トランジス
タＴ３、Ｔ４のソースが相互接続される様にする。トラ
ンジスタＴ３のドレインを延長して、それが接点３０に
接近する様にし、トランジスタＴ４のドレインを延長し
て、それが接点８０で節１２に隣接する様にする。後で
説明するが、簡単な金属パターンぎめ工程により、トラ
ンジスタＴ３のドレインの節１０に対する相互接続とモ
ート７０に対するトランジスタＴ４の相互接続が行なわ
れる。前に述べた様に、そのパターンぎめをした後のハ
ード・マスク層６０の全ての周辺が側壁酸化物によって
保護され、ｐチャンネル・トランジスタＴ３、Ｔ４を完
全にカプセル封じする。その後、全ての露出したシリコ
ン区域の上に２珪化チタンを形成する。図７に見られる
様に、ワード線が露出しており、モート７０の成る部分
が露出している。更に、ドレイン・ゲート間延長部３４
の一部分が露出し、トランジスタＴ１のゲートと接点８
０の間のドレイン・ゲート間延長部の成る部分も露出す
る。セルファライン珪化過程により、これらの導電度が
高められる。 ［００２２］ 露出面を２珪化チタンで覆った後、図９に示す様に、保
護酸化物層をデポジットした後、最終的な相互接続パタ
ーンが形成される。トランジスタＴ５のドレインが接点
８４を介してビット線相互接続部８２と接続される。ト
ランジスタＴ６のドレインが相互接続部８６及び接点８
８を介して反転ビット線と相互接続される。トランジス
タＴ１のゲート及びトランジスタＴ２のドレインに対す
るゲートドレイン間延長部に対する接点９０が形成され
、相互接続部９１を介して接続が行なわれる。同様に、
節１０とトランジスタＴ３のドレインの間に接点９２が
形成され、相互接続部９４が形成される。 ［００２３］ 要約すれば、積重ねＣＭＯ３形式の垂直方向に集積され
た装置にセルファライン珪化過程を利用する方法を説明
した。この方法は積重ねＣＭＯ３対の垂直方向に集積さ
れたｐチャンネル装置をマスクするマスク工程を利用す
る。−旦ｐチャンネル装置がマスクされたら、露出した
シリコンを珪化してその導電度を高め、マスクがｐチャ
ンネル装置のソース、ゲート及びドレインを保護する。 この保護作用により、珪化過程でドレインとゲートを短
絡することが防止される。 好ましい実施例を詳しく説明したが、特許請求の範囲に
よって定められた本発明の範囲内で、種々、の変更を加
えることが出来ることを承知されたい。 ［００２４］ 以上の説明に関連して更に下記の項を開示する。 （１） 垂直集積半導体装置を形成する方法に於て、半
導体基板の上に予定の第１層パターンに従って第１の導
電型を持つトランジスタ並びに関連した多結晶シリコン
の相互接続部を持つ第１層を形成し、該第１層の各々の
トランジスタはソース、ドレイン及びゲートを持ってお
り、前記第１の導電型と反対の第２の導電型を持つトラ
ンジスタを有する第２層を形成し、該第２層の各々のト
ランジスタは、第１層のトランジスタの内の選ばれたも
のの上の第２層内に、積重ねた形で形成されたソース、
ドレイン及びチャンネル領域を持っており、第１層のト
ランジスタに関連するゲートはそれに関連する第２層の
トランジスタと共通であり第１層の多結晶シリコンの相
互接続部及びシリコンの選ばれた部分が露出する様に、
前記第２層のトランジスタをカプセル封じし、第１層の
露出した多結晶シリコン及びシリコンの上に２珪化チタ
ンを形成してその導電度を高め、カプセル封じされた第
２層のトランジスタの上に２珪化チタンが形成されない
様に保護する工程を含む方法。 ［００２５］ （２） 第（１）項に記載した方法に於て、カプセル封
じする工程が、第２層のトランジスタの全ての露出部分
の周りに酸化物マスクを形成することを含む方法。 ［００２６］ （３） 第（１）項に記載した方法に於て、第１層のト
ランジスタを形成する工程が、予定の第１層パターンに
従って、半導体基板の中に第１の導電型の複数個のドレ
イン及びソース領域を形成し、各々のソース及びドレイ
ン領域はチャンネル領域によって隔てられており、前記
チャンネル領域の上に予定の厚さを持つゲート酸化物を
形成し、前記基板の上に多結晶シリコン層をデポジット
し、第１の多結晶シリコン層のパターンを定めて第１層
のトランジスタのゲートと、第１層のトランジスタのゲ
ートと第１層の他のトランジスタのゲート、ソース又は
ドレインの何れかの間の相互接続部を第」層パターンに
従って定める工程を含む方法。 ［００２７］ （４） 第（３）項に記載した方法に於て、第２層のト
ランジスタを形成してカプセル封じする工程が、第１の
多結晶シリコン層を第１の導電型にドープし、積重ね形
式になっている第１層の選ばれたトランジスタのゲート
の上で予定の厚化物によって第１層のトランジスタから
隔てて、第２層の多結晶シリコンをデポジットし、積重
ね形式になっている第１層の選ばれたトランジスタのゲ
ートの上で、第２の多結晶シリコン層内に第２の導電型
を持つチャンネル領域を形成してその下にある第１層の
関連したトランジスタのゲートが関連した第２層のトラ
ンジスタと共通になる様にし、チャンネル領域に隣接し
て第２層のトランジスタのソース及びドレインを形成し
て、チャンネル領域に隣接する全ての区域が第２層のト
ランジスタのソース及びドレイン領域の半導体の性質を
持つ様にし、基板の上に予定の厚さに酸化物層をデポジ
ットし、該酸化物層のパターンを定めて、第２層のトラ
ンジスタ及び第２層の選ばれたトランジスタのソースの
間の相互接続部を定め、このパターンを定める工程が、
第２層のトランジスタによって覆われていない、第１層
のトランジスタ及び多結晶シリコンの相互接続部を露出
し、第２の多結晶シリコン層及び酸化物層の限定された
パターンの周縁の周りに側壁酸化物を形成して、限定さ
れた第２層のトランジスタを完全にカプセル封じする工
程を含む方法。 ［００２８］ （５） 第（１）項に記載した方法に於て、前記第１の
導電型がｎ形半導体材料で構成され、第２の導電型がｎ
形半導体材料で構成されている方法。 ［００２９］ （６） 第（１）項に記載した方法に於て、２珪化チタ
ンを形成する工程が、基板の上に予定の厚さにチタンを
デポジットして、それが第１層のトランジスタ及び相互
接続部にある全ての露出しなシリコン及び多結晶シリコ
ン区域と接触する様にし、該チタンを露出した多結晶シ
リコン及びシリコン面と反応させて２珪化チタンを形成
し、基板からチタンを選択的に除去して、２珪化チタン
を残し、該２珪化チタンはカプセル封じされた区域の上
に形成されない様にすることを含む方法。 ［００３０１ （７） 積重ねＣＭＯ３半導体装置を形成する方法に於
て、半導体基板の上に第１の導電型を持つチャンネル領
域によって隔てられた複数個のソース及びドレイン領域
を形成し、選ばれたソース及びドレインは予定の第１層
パターンに従って別の選ばれたソース及びドレインと相
互接続され、前記チャンネル領域の上で前記基板の表面
に予定の厚さに第１のゲート酸化物層をデポジットし、
前記第１のゲート酸化物層によってソース、ドレイン及
びチャンネル領域から隔離して、前記基板の上に前記第
１の導電型を持つ多結晶シリコンの第１層をデポジット
し前記第１のゲート酸化物層の中には選ばれた場所に接
点が形成されていて、第１の多結晶シリコン層が選ばれ
たソース及びドレインと接触することが出来る様にし、
前記第１の多結晶シリコン層のパターンを定めて前記チ
ャンネル領域の上にゲート区域を限定して、第」層トラ
ンジスタを限定すると共に、第１の多結晶シリコン層パ
ターンに従って相互接続パターンをも限定し、前記チャ
ンネル領域に隣接して当該第２の導電型を持つ多結晶シ
リコンのソース及びドレイン領域によって区切られた、
選ばれたゲート区域の上に第２の導電型の多結晶シリコ
ンのチャンネル領域を形成して、垂直方向に集積された
第２層トランジスタを形成し関連する第１層のトランジ
スタのゲートは第２層のトランジスタと共通であり第２
層のトランジスタの選ばれたドレイン及びソースが第２
の多結晶シリコン層ハターンに従って相互接続され、第
２層トランジスタを酸化物マスクでカプセル封じし、該
酸化物マスクによってカプセル封じされていない全ての
多結晶シリコン及びシリコン面を露出し、全ての露出し
ている多結晶シリコン及びシリコン面の上に２珪化チタ
ンを形成してその導電度を高め、予定の第２層相互接続
パターンに従って、前記第２層トランジスタの選ばれた
ドレイン及びソースを選ばれた場所で前記第１の多結晶
シリコン層と相互接続して、第１層トランジスタの選ば
れたソース、ドレイン及びゲートとインターフェース接
続し、前記第２層トランジスタの選ばれたドレイン及び
ソースと前記第１層トランジスタの選ばれたソース、ド
レイン及びゲートを外部パッドと相互接続して、外部イ
ンターフェースが出来る様にする工程を含む方法。 ［００３１］ （８） 第（６）項に記載した方法に於て、第１の導電
型がｎ形半導体材料であり、第２の導電型がｐ形半導体
材料である方法。 ［００３２］ カプセル封じする工程が、基板のゲート区域の上に予定
の厚さにゲート酸化物の第２層をデポジットし、ゲート
酸化物の第２層によって基板から隔離して、基板の上に
第２の多結晶シリコン層をデポジットすると共に、該第
２の多結晶シリコン層を選択的にドープしてゲート区域
の上にチャンネル領域を限定すると共に、形成されたチ
ャンネル領域の両側にソース及びドレイン領域を限定し
、このドーピングは第２の導電型にし、前託第２の多結
晶シリコン層の上に酸化物層をデポジットし、エツチン
グ過程により、第２のポリシリコン層の一部分を選択的
に除去して第２層のトランジスタを限定し、第２の多結
晶シリコン層のパターンに従って選ばれたソース及びド
レインを相互接続し、第２の多結晶シリコン層の残って
いる部分の周縁を側壁酸化物で密封する工程を含む方法
。 ［００３３］ （１０） 第（７）項に記載した方法に於て、第２の多
結晶シリコン層をデポジットする工程が、同形の多結晶
シリコン層をデポジットすることを含み、選択的にドー
プする工程が、基板の表面にドーパントを含浸した回転
付着酸化物を適用して平面化した層を形成し、該回転付
着酸化物の厚さが、第２のポリシリコン層の内、ゲート
区域に隣接した部分の近くで一層薄くなる様にし、ゲー
ト区域の真上にある第２のポリシリコン層の部分は、第
１層のトランジスタのソース及びドレイン領域に接近す
る第２の多結晶シリコン層の部分よりも地形的に一層高
くなる様にし、回転付着酸化物層の予定の厚さを除去し
て、ゲート区域の真上にある第２のポリシリコン層の部
分を露出し、残っている回転付着酸化物層にあるドーパ
ントを第２のポリシリコン層に追込んで、第２層トラン
ジスタのソース及びドレイン領域を限定し、回転付着酸
化物層を除去することを含む方法。 ［００３４］ （１１） 第（７）項に記載した方法に於て、２珪化チ
タンを形成する工程が基板の上に予定の厚さにチタンを
デポジットし、露出した多結晶シリコン又はシリコンと
接触している全てのチタンが２珪化チタンを形成する様
にチタンを反応させ、２珪化チタンを形成する様に反応
しなかったチタンを除去し、２珪化チタンをアニールす
る工程を含む方法。 【図面の簡単な説明】
した図１の回路の平面図が示されている。図２乃至図６
は図１の線、Ａ −Ａで切った断面を表わす。前に述べ
た様に、最初の工程はシリコン・モート７０を画定する
ことである。次にトランジスタＴ１に対するゲート酸化
物区域７２をマスクし、トランジスタＴ４に対するゲー
ト酸化物区域７４をマスクし、トランジスタＴ５に対す
るゲート酸化物区域７６をマスクし、トランジスタＴ６
に対するゲート酸化物区域７８をマスクする。そ−）７
０の残っている区域をｎ にドープする。次にトランジ
スタＴ１のドレインとトランジスタＴ２のゲートの間に
接点３０を形成する。次に第１のポリシリコン層をデポ
ジットし、パターンを定めて、トランジスタＴ１のゲー
ト領域３２を形成し、これが接点８０を介してトランジ
スタＴ２のドレインと相互接続される。接点８０が節１
２を構成する。同様に、ソース・ゲート間延長部３４が
形成され、接点３０を介してトランジスタＴ１のドレイ
ンに接続されると共にトランジスタＴ２のゲートに接続
される。接点３０が節１０を構成する。トランジスタＴ
１、Ｔ２のゲートが形成されて夫々のドレインに相互接
続される時、ワード線１８及びトランジスタＴ５、Ｔ６
のゲートも形成される。 ［００２１］ 図８には、第２のポリシリコン層３８のパターンを定め
た後の回路の平面図が示されており、ハード・マスク６
０はそのままである。このパターンぎめは、トランジス
タＴ３、Ｔ４のソースが相互接続される様にする。トラ
ンジスタＴ３のドレインを延長して、それが接点３０に
接近する様にし、トランジスタＴ４のドレインを延長し
て、それが接点８０で節１２に隣接する様にする。後で
説明するが、簡単な金属パターンぎめ工程により、トラ
ンジスタＴ３のドレインの節１０に対する相互接続とモ
ート７０に対するトランジスタＴ４の相互接続が行なわ
れる。前に述べた様に、そのパターンぎめをした後のハ
ード・マスク層６０の全ての周辺が側壁酸化物によって
保護され、ｐチャンネル・トランジスタＴ３、Ｔ４を完
全にカプセル封じする。その後、全ての露出したシリコ
ン区域の上に２珪化チタンを形成する。図７に見られる
様に、ワード線が露出しており、モート７０の成る部分
が露出している。更に、ドレイン・ゲート間延長部３４
の一部分が露出し、トランジスタＴ１のゲートと接点８
０の間のドレイン・ゲート間延長部の成る部分も露出す
る。セルファライン珪化過程により、これらの導電度が
高められる。 ［００２２］ 露出面を２珪化チタンで覆った後、図９に示す様に、保
護酸化物層をデポジットした後、最終的な相互接続パタ
ーンが形成される。トランジスタＴ５のドレインが接点
８４を介してビット線相互接続部８２と接続される。ト
ランジスタＴ６のドレインが相互接続部８６及び接点８
８を介して反転ビット線と相互接続される。トランジス
タＴ１のゲート及びトランジスタＴ２のドレインに対す
るゲートドレイン間延長部に対する接点９０が形成され
、相互接続部９１を介して接続が行なわれる。同様に、
節１０とトランジスタＴ３のドレインの間に接点９２が
形成され、相互接続部９４が形成される。 ［００２３］ 要約すれば、積重ねＣＭＯ３形式の垂直方向に集積され
た装置にセルファライン珪化過程を利用する方法を説明
した。この方法は積重ねＣＭＯ３対の垂直方向に集積さ
れたｐチャンネル装置をマスクするマスク工程を利用す
る。−旦ｐチャンネル装置がマスクされたら、露出した
シリコンを珪化してその導電度を高め、マスクがｐチャ
ンネル装置のソース、ゲート及びドレインを保護する。 この保護作用により、珪化過程でドレインとゲートを短
絡することが防止される。 好ましい実施例を詳しく説明したが、特許請求の範囲に
よって定められた本発明の範囲内で、種々、の変更を加
えることが出来ることを承知されたい。 ［００２４］ 以上の説明に関連して更に下記の項を開示する。 （１） 垂直集積半導体装置を形成する方法に於て、半
導体基板の上に予定の第１層パターンに従って第１の導
電型を持つトランジスタ並びに関連した多結晶シリコン
の相互接続部を持つ第１層を形成し、該第１層の各々の
トランジスタはソース、ドレイン及びゲートを持ってお
り、前記第１の導電型と反対の第２の導電型を持つトラ
ンジスタを有する第２層を形成し、該第２層の各々のト
ランジスタは、第１層のトランジスタの内の選ばれたも
のの上の第２層内に、積重ねた形で形成されたソース、
ドレイン及びチャンネル領域を持っており、第１層のト
ランジスタに関連するゲートはそれに関連する第２層の
トランジスタと共通であり第１層の多結晶シリコンの相
互接続部及びシリコンの選ばれた部分が露出する様に、
前記第２層のトランジスタをカプセル封じし、第１層の
露出した多結晶シリコン及びシリコンの上に２珪化チタ
ンを形成してその導電度を高め、カプセル封じされた第
２層のトランジスタの上に２珪化チタンが形成されない
様に保護する工程を含む方法。 ［００２５］ （２） 第（１）項に記載した方法に於て、カプセル封
じする工程が、第２層のトランジスタの全ての露出部分
の周りに酸化物マスクを形成することを含む方法。 ［００２６］ （３） 第（１）項に記載した方法に於て、第１層のト
ランジスタを形成する工程が、予定の第１層パターンに
従って、半導体基板の中に第１の導電型の複数個のドレ
イン及びソース領域を形成し、各々のソース及びドレイ
ン領域はチャンネル領域によって隔てられており、前記
チャンネル領域の上に予定の厚さを持つゲート酸化物を
形成し、前記基板の上に多結晶シリコン層をデポジット
し、第１の多結晶シリコン層のパターンを定めて第１層
のトランジスタのゲートと、第１層のトランジスタのゲ
ートと第１層の他のトランジスタのゲート、ソース又は
ドレインの何れかの間の相互接続部を第」層パターンに
従って定める工程を含む方法。 ［００２７］ （４） 第（３）項に記載した方法に於て、第２層のト
ランジスタを形成してカプセル封じする工程が、第１の
多結晶シリコン層を第１の導電型にドープし、積重ね形
式になっている第１層の選ばれたトランジスタのゲート
の上で予定の厚化物によって第１層のトランジスタから
隔てて、第２層の多結晶シリコンをデポジットし、積重
ね形式になっている第１層の選ばれたトランジスタのゲ
ートの上で、第２の多結晶シリコン層内に第２の導電型
を持つチャンネル領域を形成してその下にある第１層の
関連したトランジスタのゲートが関連した第２層のトラ
ンジスタと共通になる様にし、チャンネル領域に隣接し
て第２層のトランジスタのソース及びドレインを形成し
て、チャンネル領域に隣接する全ての区域が第２層のト
ランジスタのソース及びドレイン領域の半導体の性質を
持つ様にし、基板の上に予定の厚さに酸化物層をデポジ
ットし、該酸化物層のパターンを定めて、第２層のトラ
ンジスタ及び第２層の選ばれたトランジスタのソースの
間の相互接続部を定め、このパターンを定める工程が、
第２層のトランジスタによって覆われていない、第１層
のトランジスタ及び多結晶シリコンの相互接続部を露出
し、第２の多結晶シリコン層及び酸化物層の限定された
パターンの周縁の周りに側壁酸化物を形成して、限定さ
れた第２層のトランジスタを完全にカプセル封じする工
程を含む方法。 ［００２８］ （５） 第（１）項に記載した方法に於て、前記第１の
導電型がｎ形半導体材料で構成され、第２の導電型がｎ
形半導体材料で構成されている方法。 ［００２９］ （６） 第（１）項に記載した方法に於て、２珪化チタ
ンを形成する工程が、基板の上に予定の厚さにチタンを
デポジットして、それが第１層のトランジスタ及び相互
接続部にある全ての露出しなシリコン及び多結晶シリコ
ン区域と接触する様にし、該チタンを露出した多結晶シ
リコン及びシリコン面と反応させて２珪化チタンを形成
し、基板からチタンを選択的に除去して、２珪化チタン
を残し、該２珪化チタンはカプセル封じされた区域の上
に形成されない様にすることを含む方法。 ［００３０１ （７） 積重ねＣＭＯ３半導体装置を形成する方法に於
て、半導体基板の上に第１の導電型を持つチャンネル領
域によって隔てられた複数個のソース及びドレイン領域
を形成し、選ばれたソース及びドレインは予定の第１層
パターンに従って別の選ばれたソース及びドレインと相
互接続され、前記チャンネル領域の上で前記基板の表面
に予定の厚さに第１のゲート酸化物層をデポジットし、
前記第１のゲート酸化物層によってソース、ドレイン及
びチャンネル領域から隔離して、前記基板の上に前記第
１の導電型を持つ多結晶シリコンの第１層をデポジット
し前記第１のゲート酸化物層の中には選ばれた場所に接
点が形成されていて、第１の多結晶シリコン層が選ばれ
たソース及びドレインと接触することが出来る様にし、
前記第１の多結晶シリコン層のパターンを定めて前記チ
ャンネル領域の上にゲート区域を限定して、第」層トラ
ンジスタを限定すると共に、第１の多結晶シリコン層パ
ターンに従って相互接続パターンをも限定し、前記チャ
ンネル領域に隣接して当該第２の導電型を持つ多結晶シ
リコンのソース及びドレイン領域によって区切られた、
選ばれたゲート区域の上に第２の導電型の多結晶シリコ
ンのチャンネル領域を形成して、垂直方向に集積された
第２層トランジスタを形成し関連する第１層のトランジ
スタのゲートは第２層のトランジスタと共通であり第２
層のトランジスタの選ばれたドレイン及びソースが第２
の多結晶シリコン層ハターンに従って相互接続され、第
２層トランジスタを酸化物マスクでカプセル封じし、該
酸化物マスクによってカプセル封じされていない全ての
多結晶シリコン及びシリコン面を露出し、全ての露出し
ている多結晶シリコン及びシリコン面の上に２珪化チタ
ンを形成してその導電度を高め、予定の第２層相互接続
パターンに従って、前記第２層トランジスタの選ばれた
ドレイン及びソースを選ばれた場所で前記第１の多結晶
シリコン層と相互接続して、第１層トランジスタの選ば
れたソース、ドレイン及びゲートとインターフェース接
続し、前記第２層トランジスタの選ばれたドレイン及び
ソースと前記第１層トランジスタの選ばれたソース、ド
レイン及びゲートを外部パッドと相互接続して、外部イ
ンターフェースが出来る様にする工程を含む方法。 ［００３１］ （８） 第（６）項に記載した方法に於て、第１の導電
型がｎ形半導体材料であり、第２の導電型がｐ形半導体
材料である方法。 ［００３２］ カプセル封じする工程が、基板のゲート区域の上に予定
の厚さにゲート酸化物の第２層をデポジットし、ゲート
酸化物の第２層によって基板から隔離して、基板の上に
第２の多結晶シリコン層をデポジットすると共に、該第
２の多結晶シリコン層を選択的にドープしてゲート区域
の上にチャンネル領域を限定すると共に、形成されたチ
ャンネル領域の両側にソース及びドレイン領域を限定し
、このドーピングは第２の導電型にし、前託第２の多結
晶シリコン層の上に酸化物層をデポジットし、エツチン
グ過程により、第２のポリシリコン層の一部分を選択的
に除去して第２層のトランジスタを限定し、第２の多結
晶シリコン層のパターンに従って選ばれたソース及びド
レインを相互接続し、第２の多結晶シリコン層の残って
いる部分の周縁を側壁酸化物で密封する工程を含む方法
。 ［００３３］ （１０） 第（７）項に記載した方法に於て、第２の多
結晶シリコン層をデポジットする工程が、同形の多結晶
シリコン層をデポジットすることを含み、選択的にドー
プする工程が、基板の表面にドーパントを含浸した回転
付着酸化物を適用して平面化した層を形成し、該回転付
着酸化物の厚さが、第２のポリシリコン層の内、ゲート
区域に隣接した部分の近くで一層薄くなる様にし、ゲー
ト区域の真上にある第２のポリシリコン層の部分は、第
１層のトランジスタのソース及びドレイン領域に接近す
る第２の多結晶シリコン層の部分よりも地形的に一層高
くなる様にし、回転付着酸化物層の予定の厚さを除去し
て、ゲート区域の真上にある第２のポリシリコン層の部
分を露出し、残っている回転付着酸化物層にあるドーパ
ントを第２のポリシリコン層に追込んで、第２層トラン
ジスタのソース及びドレイン領域を限定し、回転付着酸
化物層を除去することを含む方法。 ［００３４］ （１１） 第（７）項に記載した方法に於て、２珪化チ
タンを形成する工程が基板の上に予定の厚さにチタンを
デポジットし、露出した多結晶シリコン又はシリコンと
接触している全てのチタンが２珪化チタンを形成する様
にチタンを反応させ、２珪化チタンを形成する様に反応
しなかったチタンを除去し、２珪化チタンをアニールす
る工程を含む方法。 【図面の簡単な説明】
【図１】
積重ねＣＭＯ３技術を用いた回路を例示するＳＲＡＭセ
ルの回路図。
ルの回路図。
【図２】
第１のポリシリコン層のパターンを定めた後のシリコン
基板の断面図。
基板の断面図。
【図３】
第２のポリシリコン層をドープする前に、第２のポリシ
リコン層をその上に形成した基板の断面図。
リコン層をその上に形成した基板の断面図。
【図４】
基板の断面図で第２のポリシリコン層内にｐチャンネル
・トランジスタのｐドレイン及びソースを形成すること
を示す。
・トランジスタのｐドレイン及びソースを形成すること
を示す。
【図５】
ｐチャンネル・トランジスタを限定する為に形成された
酸化物のハード・マスクを設けた状態の断面図。
酸化物のハード・マスクを設けた状態の断面図。
【図６】
ｐチャンネル・トランジスタに側壁酸化物を設けた積重
ねＣＭＯ３装置の断面図。
ねＣＭＯ３装置の断面図。
【図７】
図１の第１のポリシリコン層を形成した後のＳＲＡＭセ
ルの平面図。
ルの平面図。
【図８】
ｐチャンネル・トランジスタを形成し、図５に示す様に
酸化物マスクを形成した後のＳＲＡＭセルの平面図。
酸化物マスクを形成した後のＳＲＡＭセルの平面図。
【図９】
ビット線を形成したＳＲＡＭセルの平面図である。
２０ 基板
２４．４８ ソース
２６．４６ ドレイン
３２ ゲート
５０ チャンネル領域
ド
マスク
２珪化チタン
【図１】
図面
【図２】
【図３】
【図４】
【図５】
【図６１
【図７】
【図８】
【図９】
Claims (1)
- 【請求項１】積層ＣＭＯＳ半導体の製造方法において、
半導体基盤上に第１の導電型のチャンネル領域で分離さ
れた複数のソースおよびドレイン領域を形成し、所定の
第１層パターンに基づいて他のソース領域及びドレイン
領域と相互接続されたソース領域及びドレイン領域の一
つを選択する工程、 上記半導体基盤上のチャンネル領域上に所定の厚みで第
１ゲート酸化物を積層する工程、 第１の導電型の多結晶シリコンの第１層を所定の位置に
、上記多結晶シリコンの第１層を上記選択されたソース
及びドレインに接続させる接点を有する上記第１ゲート
酸化物によりソース、ドレイン及びチャンネル領域から
分離した領域の半導体基盤上に積層する工程、 上記多結晶シリコンの第１層をパターンニングしてチャ
ンネル領域上のゲート領域を規定して第１層のトランジ
スタを規定し、かつ多結晶シリコンの第１層のパターン
に従って相互接続パターンを規定する工程、チャンネル
領域に隣接し第２の導電型の多結晶ソース、ドレイン領
域によって結合されたゲート領域中の上記選択された一
つのゲート領域上に第２の導電型の多結晶シリコンチャ
ンネル領域を形成して、関連する第１の層のトランジス
タのゲートを共有する垂直方向に集積された第２層のト
ランジスタを形成し、第２の多結晶シリコン層パターン
に従って相互接続された第２層のトランジスタのドレイ
ンとソースの中の一つを選択する工程、 上記第２層のトランジスタを酸化マスクでカプセル封じ
する工程、上記酸化マスクでカプセル封じされていない
全ての多結晶シリコン及びシリコン表面を露出する工程
、 上記全ての露出された多結晶シリコン及びシリコン表面
に２珪化チタンを形成してその導電度を高める工程、 第２層のトランジスタ選択されたドレインとソースの一
つを選択された場所で第１の多結晶シリコン層と相互接
続して、第２層の所定の相互接続パターンに従つて、第
１層のトランジスタの選択された一つのソース、ドレイ
ンおよびゲートに接続する工程、 第２層のトランジスタのドレインおよびソースの選択さ
れた一つを外部インターフェースとともに第１層のトラ
ンジスタのソース、ドレイン及びゲートの選択された一
つと相互接続する工程を含む方法。
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|---|---|---|---|
| US06/762,657 US4656731A (en) | 1985-08-05 | 1985-08-05 | Method for fabricating stacked CMOS transistors with a self-aligned silicide process |
| US762657 | 1985-08-05 |
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Family
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Family Applications Before (1)
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|---|---|---|---|
| JP61182877A Expired - Lifetime JPH065712B2 (ja) | 1985-08-05 | 1986-08-05 | 垂直方向に集積した半導体装置を形成する方法 |
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