JPH118326A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH118326A JPH118326A JP9161014A JP16101497A JPH118326A JP H118326 A JPH118326 A JP H118326A JP 9161014 A JP9161014 A JP 9161014A JP 16101497 A JP16101497 A JP 16101497A JP H118326 A JPH118326 A JP H118326A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/40—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00 with at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of IGFETs with BJTs
- H10D84/401—Combinations of FETs or IGBTs with BJTs
- H10D84/403—Combinations of FETs or IGBTs with BJTs and with one or more of diodes, resistors or capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
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- H10D84/0109—Integrating at least one component covered by H10D12/00 or H10D30/00 with at least one component covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating IGFETs with BJTs the at least one component covered by H10D12/00 or H10D30/00 being a MOS device
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 製造プロセスを簡略化しながらバイポーラト
ランジスタ部およびＣＭＯＳトランジスタ部のエッチン
グダメージを低減し得る半導体装置の製造方法を提供す
る。 【解決手段】 ＣＭＯＳトランジスタ形成時のエッチン
グ保護膜として、外部ベース引出し電極２３となる外部
ベース引出し電極層２３ｂを用いるとともに、バイポー
ラトランジスタ形成時のエッチング保護膜として、最終
的にゲート電極となるポリシリコン膜１３４を含む積層
膜を用いる。これにより、エッチング保護膜の形成工程
と外部ベース電極およびゲート電極の形成工程とを兼ね
ることが可能となる。その結果、製造プロセスが簡略化
されながらバイポーラトランジスタ部およびＣＭＯＳト
ランジスタ部のエッチングダメージが軽減される。
ランジスタ部およびＣＭＯＳトランジスタ部のエッチン
グダメージを低減し得る半導体装置の製造方法を提供す
る。 【解決手段】 ＣＭＯＳトランジスタ形成時のエッチン
グ保護膜として、外部ベース引出し電極２３となる外部
ベース引出し電極層２３ｂを用いるとともに、バイポー
ラトランジスタ形成時のエッチング保護膜として、最終
的にゲート電極となるポリシリコン膜１３４を含む積層
膜を用いる。これにより、エッチング保護膜の形成工程
と外部ベース電極およびゲート電極の形成工程とを兼ね
ることが可能となる。その結果、製造プロセスが簡略化
されながらバイポーラトランジスタ部およびＣＭＯＳト
ランジスタ部のエッチングダメージが軽減される。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置の製
造方法に関し、より特定的には、バイポーラトランジス
タと電界効果トランジスタとが半導体基板上に形成され
た半導体装置の製造方法に関する。
造方法に関し、より特定的には、バイポーラトランジス
タと電界効果トランジスタとが半導体基板上に形成され
た半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来、高速性能と優れた駆動性能とを有
するバイポーラトランジスタと、高集積可能で低消費電
力性能を有するＣＭＯＳトランジスタとを兼ね備えたＢ
ｉＣＭＯＳ素子が知られている。
するバイポーラトランジスタと、高集積可能で低消費電
力性能を有するＣＭＯＳトランジスタとを兼ね備えたＢ
ｉＣＭＯＳ素子が知られている。
【０００３】図９３〜図１０６は、従来の第１のＢｉＣ
ＭＯＳ素子の製造製造プロセスを説明するための断面構
造図であり、図１０６はそのような製造プロセスによっ
て完成された従来の第１のＢｉＣＭＯＳ素子の断面構造
図である。まず、図１０６を参照して、従来の第１のＢ
ｉＣＭＯＳ素子の断面構造について説明する。
ＭＯＳ素子の製造製造プロセスを説明するための断面構
造図であり、図１０６はそのような製造プロセスによっ
て完成された従来の第１のＢｉＣＭＯＳ素子の断面構造
図である。まず、図１０６を参照して、従来の第１のＢ
ｉＣＭＯＳ素子の断面構造について説明する。
【０００４】従来の第１のＢｉＣＭＯＳ素子のバイポー
ラトランジスタ部（Ａ：Ａ１，Ａ２）では、Ｐ型シリコ
ン基板１上にＮ+ 型のコレクタ埋込層２が形成されてい
る。コレクタ埋込層２の上面上にはＮ型のエピタキシャ
ル層６が形成されている。また、素子分離のために、フ
ィールド酸化膜７とＰ型の分離領域１１とＰ+ 型の下面
分離領域５とが形成されている。
ラトランジスタ部（Ａ：Ａ１，Ａ２）では、Ｐ型シリコ
ン基板１上にＮ+ 型のコレクタ埋込層２が形成されてい
る。コレクタ埋込層２の上面上にはＮ型のエピタキシャ
ル層６が形成されている。また、素子分離のために、フ
ィールド酸化膜７とＰ型の分離領域１１とＰ+ 型の下面
分離領域５とが形成されている。
【０００５】Ｎ型のエピタキシャル層６の表面部分に
は、Ｐ- 型の真性ベース領域２４とＰ + 型の外部ベース
領域８８とからなるベース領域が形成されている。その
ベース領域の表面にはＮ+ 型のエミッタ領域２７が形成
されている。また、外部ベース領域８８からフィールド
酸化膜７を挟んだ位置には、Ｎ+ 型のコレクタウォール
領域８が形成されている。そのコレクタウォール領域８
はＮ+ 型のコレクタ埋込層２に達するように形成されて
いる。
は、Ｐ- 型の真性ベース領域２４とＰ + 型の外部ベース
領域８８とからなるベース領域が形成されている。その
ベース領域の表面にはＮ+ 型のエミッタ領域２７が形成
されている。また、外部ベース領域８８からフィールド
酸化膜７を挟んだ位置には、Ｎ+ 型のコレクタウォール
領域８が形成されている。そのコレクタウォール領域８
はＮ+ 型のコレクタ埋込層２に達するように形成されて
いる。
【０００６】外部ベース領域８８の表面上およびフィー
ルド酸化膜７上には、Ｐ+ 型の外部ベース引出し電極２
３が形成されている。エミッタ用開口Ｅ１のサイドウォ
ールスペーサ２５の内側には、エミッタ領域２７に電気
的に接続するように、Ｎ+ 型のエミッタ電極２６ａが形
成されている。
ルド酸化膜７上には、Ｐ+ 型の外部ベース引出し電極２
３が形成されている。エミッタ用開口Ｅ１のサイドウォ
ールスペーサ２５の内側には、エミッタ領域２７に電気
的に接続するように、Ｎ+ 型のエミッタ電極２６ａが形
成されている。
【０００７】なお、Ｐ+ 型の外部ベース引出し電極２３
とＮ+ 型のエミッタ電極２６ａとは、サイドウォールス
ペーサ２５によって互いに電気的に絶縁されている。
とＮ+ 型のエミッタ電極２６ａとは、サイドウォールス
ペーサ２５によって互いに電気的に絶縁されている。
【０００８】エミッタ電極２６ａの上部表面上にはＣＶ
Ｄ酸化膜２８ａが形成されており、外部ベース引出し電
極２３の上部表面上にはＣＶＤ酸化膜２２ａが形成され
ている。また、外部ベース引出し電極２３およびＣＶＤ
酸化膜２２ａの側表面にはサイドウォールスペーサ２５
が形成されている。
Ｄ酸化膜２８ａが形成されており、外部ベース引出し電
極２３の上部表面上にはＣＶＤ酸化膜２２ａが形成され
ている。また、外部ベース引出し電極２３およびＣＶＤ
酸化膜２２ａの側表面にはサイドウォールスペーサ２５
が形成されている。
【０００９】一方、ＣＭＯＳトランジスタ部のＰＭＯＳ
トランジスタ部（Ｂ）では、Ｐ型シリコン基板１にＮ+
型の埋込層３が形成されている。埋込層３の上にはＮ型
ウェル領域９が形成されている。また、素子分離のため
に、フィールド酸化膜７が形成されている。Ｎ型ウェル
領域９の表面には、チャネル領域を挟むように間隔を隔
てて１対のＰ型のソース／ドレイン領域１５が形成され
ている。このソース／ドレイン領域１５は、Ｐ- 型のソ
ース／ドレイン領域１５ａとＰ+ 型のソース／ドレイン
領域１５ｂとによって構成される。チャネル領域上には
たとえば、Ｎ+型ポリシリコン膜とタングステンシリサ
イド（ＷＳｉ）膜とからなるゲート電極１３ａが形成さ
れている。ゲート電極１３ａの側表面にはサイドウォー
ルスペーサ１９が形成されている。
トランジスタ部（Ｂ）では、Ｐ型シリコン基板１にＮ+
型の埋込層３が形成されている。埋込層３の上にはＮ型
ウェル領域９が形成されている。また、素子分離のため
に、フィールド酸化膜７が形成されている。Ｎ型ウェル
領域９の表面には、チャネル領域を挟むように間隔を隔
てて１対のＰ型のソース／ドレイン領域１５が形成され
ている。このソース／ドレイン領域１５は、Ｐ- 型のソ
ース／ドレイン領域１５ａとＰ+ 型のソース／ドレイン
領域１５ｂとによって構成される。チャネル領域上には
たとえば、Ｎ+型ポリシリコン膜とタングステンシリサ
イド（ＷＳｉ）膜とからなるゲート電極１３ａが形成さ
れている。ゲート電極１３ａの側表面にはサイドウォー
ルスペーサ１９が形成されている。
【００１０】一方、ＮＭＯＳトランジスタ部（Ｃ）で
は、Ｐ型シリコン基板１にＰ+ 型の埋込層４が形成され
ている。その埋込層４の上にはＰ型ウェル領域１０が形
成されている。また、素子分離のためのフィールド酸化
膜７が形成されている。ＰＭＯＳトランジスタ部と同
様、Ｐ型ウェル領域１０の表面にはチャネル領域を挟む
ように１対のＮ型のソース／ドレイン領域１７が形成さ
れている。このソース／ドレイン領域１７は、Ｎ- 型の
ソース／ドレイン領域１７ａとＮ+ 型のソース／ドレイ
ン領域１７ｂとによって構成される。チャネル領域上に
は、たとえば、Ｎ+型ポリシリコンとタングステンシリ
サイド（ＷＳｉ）膜とからなるゲート電極１３ａが形成
されている。そのゲート電極１３ａの側表面にはサイド
ウォールスペーサ１９が形成されている。
は、Ｐ型シリコン基板１にＰ+ 型の埋込層４が形成され
ている。その埋込層４の上にはＰ型ウェル領域１０が形
成されている。また、素子分離のためのフィールド酸化
膜７が形成されている。ＰＭＯＳトランジスタ部と同
様、Ｐ型ウェル領域１０の表面にはチャネル領域を挟む
ように１対のＮ型のソース／ドレイン領域１７が形成さ
れている。このソース／ドレイン領域１７は、Ｎ- 型の
ソース／ドレイン領域１７ａとＮ+ 型のソース／ドレイ
ン領域１７ｂとによって構成される。チャネル領域上に
は、たとえば、Ｎ+型ポリシリコンとタングステンシリ
サイド（ＷＳｉ）膜とからなるゲート電極１３ａが形成
されている。そのゲート電極１３ａの側表面にはサイド
ウォールスペーサ１９が形成されている。
【００１１】また、ＮＭＯＳトランジスタ部（Ｃ）に隣
接するポリシリコン抵抗部（Ｄ）に位置するフィールド
酸化膜７上にはポリシリコン抵抗３０ａが形成されてい
る。ポリシリコン抵抗３０ａ上にはＣＶＤ酸化膜３１が
形成されている。
接するポリシリコン抵抗部（Ｄ）に位置するフィールド
酸化膜７上にはポリシリコン抵抗３０ａが形成されてい
る。ポリシリコン抵抗３０ａ上にはＣＶＤ酸化膜３１が
形成されている。
【００１２】バイポーラトランジスタ部（Ａ）と、ＣＭ
ＯＳトランジスタ部（Ｂ，Ｃ）と、ポリシリコン抵抗部
（Ｄ）とを覆うように層間絶縁膜３２が形成されてい
る。層間絶縁膜３２の、コレクタウォール領域８上、エ
ミッタ電極２６ａ上、外部ベース引出し電極２３上、ソ
ース／ドレイン領域１５上、ソース／ドレイン領域１７
上およびポリシリコン抵抗３０ａ上には、それぞれコン
タクトホール３３が形成されている。なお、図示しない
が、ゲート電極１３ａ上にもコンタクトホール３３が形
成されている。そのコンタクトホール３３を埋込むよう
にたとえばタングステンからなる金属膜３４が形成され
ている。層間絶縁膜３２の上部表面上には、金属膜３４
に電気的に接続するように、たとえばアルミニウムから
なる金属配線３５が形成されている。
ＯＳトランジスタ部（Ｂ，Ｃ）と、ポリシリコン抵抗部
（Ｄ）とを覆うように層間絶縁膜３２が形成されてい
る。層間絶縁膜３２の、コレクタウォール領域８上、エ
ミッタ電極２６ａ上、外部ベース引出し電極２３上、ソ
ース／ドレイン領域１５上、ソース／ドレイン領域１７
上およびポリシリコン抵抗３０ａ上には、それぞれコン
タクトホール３３が形成されている。なお、図示しない
が、ゲート電極１３ａ上にもコンタクトホール３３が形
成されている。そのコンタクトホール３３を埋込むよう
にたとえばタングステンからなる金属膜３４が形成され
ている。層間絶縁膜３２の上部表面上には、金属膜３４
に電気的に接続するように、たとえばアルミニウムから
なる金属配線３５が形成されている。
【００１３】なお、上記のようにバイポーラトランジス
タを用いた集積回路内に抵抗素子としてのポリシリコン
抵抗３０ａを形成するのは従来から一般的に知られてい
る。図１０７は、バイポーラトランジスタ内に抵抗素子
を用いたインバータ回路を示したものである。図１０７
を参照して、このインバータ回路では、入力電圧Ｖｉｎ
に正の電圧が加わると、コレクタとエミッタとの間に電
流が流れ、その結果、抵抗Ｒで電圧降下を生じ、これに
より出力電圧Ｖｏｕｔが下がる。入力電圧Ｖｉｎが低い
電位にあると、コレクタとエミッタとの間に電流が流れ
ないので、抵抗Ｒで電圧降下を生じない。このため、出
力電圧Ｖｏｕｔ＝Ｖｃｃとなり電位が高くなる。このよ
うに抵抗Ｒはバイポーラトランジスタを用いた素子にお
いて電圧変換動作をすることがわかる。バイポーラトラ
ンジスタと抵抗素子とを用いた論理回路としては、ＴＴ
Ｌ（Transistor Transistor Logic ）およびＥＣＬ（Em
itter Coupled Logic ）回路などがある。このような回
路の場合、バイポーラトランジスタと抵抗素子とを同一
プロセス内で形成する必要がある。
タを用いた集積回路内に抵抗素子としてのポリシリコン
抵抗３０ａを形成するのは従来から一般的に知られてい
る。図１０７は、バイポーラトランジスタ内に抵抗素子
を用いたインバータ回路を示したものである。図１０７
を参照して、このインバータ回路では、入力電圧Ｖｉｎ
に正の電圧が加わると、コレクタとエミッタとの間に電
流が流れ、その結果、抵抗Ｒで電圧降下を生じ、これに
より出力電圧Ｖｏｕｔが下がる。入力電圧Ｖｉｎが低い
電位にあると、コレクタとエミッタとの間に電流が流れ
ないので、抵抗Ｒで電圧降下を生じない。このため、出
力電圧Ｖｏｕｔ＝Ｖｃｃとなり電位が高くなる。このよ
うに抵抗Ｒはバイポーラトランジスタを用いた素子にお
いて電圧変換動作をすることがわかる。バイポーラトラ
ンジスタと抵抗素子とを用いた論理回路としては、ＴＴ
Ｌ（Transistor Transistor Logic ）およびＥＣＬ（Em
itter Coupled Logic ）回路などがある。このような回
路の場合、バイポーラトランジスタと抵抗素子とを同一
プロセス内で形成する必要がある。
【００１４】次に、図９３〜図１０６を用いて、従来の
第１のＢｉＣＭＯＳ素子の製造プロセスについて説明す
る。
第１のＢｉＣＭＯＳ素子の製造プロセスについて説明す
る。
【００１５】まず、図９３に示すように、Ｐ型シリコン
基板１に、Ｎ+ 型のコレクタ埋込層２、Ｎ+ 型の埋込層
３、Ｐ+ 型の埋込層４、Ｐ+ 型の下面分離層５を形成し
た後、コレクタ埋込層２上にＮ型のエピタキシャル層６
を形成する。その後、Ｐ型シリコン基板１の主表面の所
定領域にフィールド酸化膜７を形成した後、Ｎ+ 型のコ
レクタウォール領域８、Ｎ型ウェル領域９、Ｐ型ウェル
領域１０およびＰ型の分離領域１１をそれぞれ形成す
る。
基板１に、Ｎ+ 型のコレクタ埋込層２、Ｎ+ 型の埋込層
３、Ｐ+ 型の埋込層４、Ｐ+ 型の下面分離層５を形成し
た後、コレクタ埋込層２上にＮ型のエピタキシャル層６
を形成する。その後、Ｐ型シリコン基板１の主表面の所
定領域にフィールド酸化膜７を形成した後、Ｎ+ 型のコ
レクタウォール領域８、Ｎ型ウェル領域９、Ｐ型ウェル
領域１０およびＰ型の分離領域１１をそれぞれ形成す
る。
【００１６】次に、図９４に示すように、フィールド酸
化膜７によって囲まれた活性領域上にゲート酸化膜１２
を形成する。その後、ゲート酸化膜１２上およびフィー
ルド酸化膜７上に、Ｎ型のポリシリコン膜１３１とタン
グステンシリサイド膜１３２とを、それぞれ、２０００
Å程度、２０００Å程度の厚みで堆積する。タングステ
ンシリサイド膜１３２上の所定領域にフォトレジストパ
ターン１４を形成した後、そのフォトレジストパターン
１４をマスクとしてパターニングすることにより、図９
５に示されるようなゲート電極１３ａを形成する。
化膜７によって囲まれた活性領域上にゲート酸化膜１２
を形成する。その後、ゲート酸化膜１２上およびフィー
ルド酸化膜７上に、Ｎ型のポリシリコン膜１３１とタン
グステンシリサイド膜１３２とを、それぞれ、２０００
Å程度、２０００Å程度の厚みで堆積する。タングステ
ンシリサイド膜１３２上の所定領域にフォトレジストパ
ターン１４を形成した後、そのフォトレジストパターン
１４をマスクとしてパターニングすることにより、図９
５に示されるようなゲート電極１３ａを形成する。
【００１７】この後、バイポーラトランジスタ部（Ａ）
およびＮＭＯＳトランジスタ部（Ｃ）を覆うようにフォ
トレジストパターン１６ａを形成する。フォトレジスト
パターン１６ａとＰＭＯＳトランジスタ部（Ｂ）のゲー
ト電極１３ａとをマスクとして、Ｎ型ウェル領域９の表
面にＰ型不純物１１１を注入する。この注入は、たとえ
ば、ＢＦ2 + を注入イオンとして、２５ＫｅＶ、７×１
０13ｃｍ-2の条件下で行なう。これにより、低濃度のＰ
- 型のソース／ドレイン領域１５ａを形成する。この後
フォトレジストパターン１６ａを除去する。
およびＮＭＯＳトランジスタ部（Ｃ）を覆うようにフォ
トレジストパターン１６ａを形成する。フォトレジスト
パターン１６ａとＰＭＯＳトランジスタ部（Ｂ）のゲー
ト電極１３ａとをマスクとして、Ｎ型ウェル領域９の表
面にＰ型不純物１１１を注入する。この注入は、たとえ
ば、ＢＦ2 + を注入イオンとして、２５ＫｅＶ、７×１
０13ｃｍ-2の条件下で行なう。これにより、低濃度のＰ
- 型のソース／ドレイン領域１５ａを形成する。この後
フォトレジストパターン１６ａを除去する。
【００１８】次に、図９６に示すように、バイポーラト
ランジスタ部（Ａ）およびＰＭＯＳトランジスタ部
（Ｂ）を覆うようにフォトレジストパターン１８ａを形
成した後、ＮＭＯＳトランジスタ部（Ｃ）のゲート電極
１３ａおよびフォトレジストパターン１８ａとをマスク
としてＮ型の不純物２２２をＰ型ウェル領域１０の表面
にイオン注入する。この注入の条件は、たとえば、Ａｓ
+ を注入イオンとして、６０ＫｅＶ、３×１０13ｃｍ-2
の条件下で行なう。これにより、低濃度のＮ- 型のソー
ス／ドレイン領域１７ａが形成される。この後フォトレ
ジストパターン１８ａを除去する。
ランジスタ部（Ａ）およびＰＭＯＳトランジスタ部
（Ｂ）を覆うようにフォトレジストパターン１８ａを形
成した後、ＮＭＯＳトランジスタ部（Ｃ）のゲート電極
１３ａおよびフォトレジストパターン１８ａとをマスク
としてＮ型の不純物２２２をＰ型ウェル領域１０の表面
にイオン注入する。この注入の条件は、たとえば、Ａｓ
+ を注入イオンとして、６０ＫｅＶ、３×１０13ｃｍ-2
の条件下で行なう。これにより、低濃度のＮ- 型のソー
ス／ドレイン領域１７ａが形成される。この後フォトレ
ジストパターン１８ａを除去する。
【００１９】次に、全面にＣＶＤ酸化膜（図示せず）を
２０００Å程度の厚みで堆積した後、そのＣＶＤ酸化膜
をドライエッチングすることによって、ゲート電極１３
ａの側面部分に、図９７に示されるような、サイドウォ
ールスペーサ１９を形成する。
２０００Å程度の厚みで堆積した後、そのＣＶＤ酸化膜
をドライエッチングすることによって、ゲート電極１３
ａの側面部分に、図９７に示されるような、サイドウォ
ールスペーサ１９を形成する。
【００２０】この後、図９８に示すように、バイポーラ
トランジスタ部（Ａ）およびＮＭＯＳトランジスタ部
（Ｃ）を覆うフォトレジストパターン２０ａを形成す
る。フォトレジストパターン２０ａと、ＰＭＯＳトラン
ジスタ部（Ｂ）に位置するゲート電極１３ａおよびサイ
ドウォールスペーサ１９とをマスクとして、Ｎ型ウェル
領域９の表面にＰ型不純物３３３を注入することによっ
て、高濃度のＰ+ 型ソース／ドレイン領域１５ｂを形成
する。この注入は、たとえば、ＢＦ2 を注入イオンとし
て、２０ＫｅＶ、４×１０15ｃｍ-2の条件下で行なう。
この後フォトレジストパターン２０ａを除去する。
トランジスタ部（Ａ）およびＮＭＯＳトランジスタ部
（Ｃ）を覆うフォトレジストパターン２０ａを形成す
る。フォトレジストパターン２０ａと、ＰＭＯＳトラン
ジスタ部（Ｂ）に位置するゲート電極１３ａおよびサイ
ドウォールスペーサ１９とをマスクとして、Ｎ型ウェル
領域９の表面にＰ型不純物３３３を注入することによっ
て、高濃度のＰ+ 型ソース／ドレイン領域１５ｂを形成
する。この注入は、たとえば、ＢＦ2 を注入イオンとし
て、２０ＫｅＶ、４×１０15ｃｍ-2の条件下で行なう。
この後フォトレジストパターン２０ａを除去する。
【００２１】次に、図９９に示すように、バイポーラト
ランジスタ部（Ａ）およびＰＭＯＳトランジスタ部
（Ｂ）を覆うようにフォトレジストパターン２１ａを形
成する。フォトレジストパターン２１ａと、ＮＭＯＳト
ランジスタ部（Ｃ）に位置するゲート電極１３ａおよび
サイドウォールスペーサ１９とをマスクとして、Ｐ型ウ
ェル領域１０の表面にＮ型不純物４４４を注入する。こ
の場合のイオン注入は、たとえば、Ａｓ+ を注入イオン
として、５０ＫｅＶ、４×１０15ｃｍ-2の条件下で行な
う。これにより、高濃度のＮ+ 型ソース／ドレイン領域
１７ｂを形成する。この後、フォトレジストパターン２
１ａを除去する。
ランジスタ部（Ａ）およびＰＭＯＳトランジスタ部
（Ｂ）を覆うようにフォトレジストパターン２１ａを形
成する。フォトレジストパターン２１ａと、ＮＭＯＳト
ランジスタ部（Ｃ）に位置するゲート電極１３ａおよび
サイドウォールスペーサ１９とをマスクとして、Ｐ型ウ
ェル領域１０の表面にＮ型不純物４４４を注入する。こ
の場合のイオン注入は、たとえば、Ａｓ+ を注入イオン
として、５０ＫｅＶ、４×１０15ｃｍ-2の条件下で行な
う。これにより、高濃度のＮ+ 型ソース／ドレイン領域
１７ｂを形成する。この後、フォトレジストパターン２
１ａを除去する。
【００２２】次に、全面にポリシリコン膜（図示せず）
を２０００Å程度の厚みで堆積した後、そのポリシリコ
ン膜にＰ型不純物を注入する。この注入は、たとえば、
ＢＦ 2 + を注入イオンとして、４０ＫｅＶ、４×１０15
ｃｍ-2の条件下で行なう。さらに、全面にＣＶＤ酸化膜
（図示せず）を２０００Å程度の厚みで堆積した後、フ
ォトレジストパターン（図示せず）をマスクとしてドラ
イエッチングを行なう。これにより、図１００に示され
るような形状の外部ベース電極２３およびＣＶＤ酸化膜
２２ａが形成される。この後、真性ベース領域を形成す
るためにＰ型不純物の注入を行なう。この注入は、たと
えば、ＢＦ2 + を注入イオンとして、２０ＫｅＶ、８×
１０13ｃｍ-2の条件下で行なう。このイオン注入工程は
図示しない。その後、全面にＣＶＤ酸化膜（図示せず）
を２０００Å程度の厚みで堆積した後、そのＣＶＤ酸化
膜をドライエッチングすることによって、外部ベース引
出し電極２３およびＣＶＤ酸化膜２２ａの側面に図１０
１に示されるようなサイドウォールスペーサ２５を形成
する。
を２０００Å程度の厚みで堆積した後、そのポリシリコ
ン膜にＰ型不純物を注入する。この注入は、たとえば、
ＢＦ 2 + を注入イオンとして、４０ＫｅＶ、４×１０15
ｃｍ-2の条件下で行なう。さらに、全面にＣＶＤ酸化膜
（図示せず）を２０００Å程度の厚みで堆積した後、フ
ォトレジストパターン（図示せず）をマスクとしてドラ
イエッチングを行なう。これにより、図１００に示され
るような形状の外部ベース電極２３およびＣＶＤ酸化膜
２２ａが形成される。この後、真性ベース領域を形成す
るためにＰ型不純物の注入を行なう。この注入は、たと
えば、ＢＦ2 + を注入イオンとして、２０ＫｅＶ、８×
１０13ｃｍ-2の条件下で行なう。このイオン注入工程は
図示しない。その後、全面にＣＶＤ酸化膜（図示せず）
を２０００Å程度の厚みで堆積した後、そのＣＶＤ酸化
膜をドライエッチングすることによって、外部ベース引
出し電極２３およびＣＶＤ酸化膜２２ａの側面に図１０
１に示されるようなサイドウォールスペーサ２５を形成
する。
【００２３】次に、図１０２に示すように、全面にポリ
シリコン膜２６０ａをたとえば２０００Å程度の厚みで
堆積した後、そのポリシリコン膜２６０ａにＮ型不純物
５５５をイオン注入する。このイオン注入は、たとえ
ば、Ａｓ+ を注入イオンとして、５０ＫｅＶ、１×１０
16ｃｍ-2の条件下で行なう。その後、８５０℃で３０分
程度の熱処理を行なうことによってエミッタ領域２７を
形成する。また、真性ベース領域２４および外部ベース
領域８８も形成される。この後、ポリシリコン膜２６０
ａ上の全面にＣＶＤ酸化膜（図示せず）を２０００Å程
度の厚みで堆積した後、図１０３に示すようなフォトレ
ジストパターン２９を形成する。そしてそのフォトレジ
ストパターン２９をマスクとしてドライエッチングを行
なうことによって、図１０３に示されるようなエミッタ
電極２６ａとその上のＣＶＤ酸化膜２８ａとが形成され
る。この後フォトレジストパターン２９を除去する。
シリコン膜２６０ａをたとえば２０００Å程度の厚みで
堆積した後、そのポリシリコン膜２６０ａにＮ型不純物
５５５をイオン注入する。このイオン注入は、たとえ
ば、Ａｓ+ を注入イオンとして、５０ＫｅＶ、１×１０
16ｃｍ-2の条件下で行なう。その後、８５０℃で３０分
程度の熱処理を行なうことによってエミッタ領域２７を
形成する。また、真性ベース領域２４および外部ベース
領域８８も形成される。この後、ポリシリコン膜２６０
ａ上の全面にＣＶＤ酸化膜（図示せず）を２０００Å程
度の厚みで堆積した後、図１０３に示すようなフォトレ
ジストパターン２９を形成する。そしてそのフォトレジ
ストパターン２９をマスクとしてドライエッチングを行
なうことによって、図１０３に示されるようなエミッタ
電極２６ａとその上のＣＶＤ酸化膜２８ａとが形成され
る。この後フォトレジストパターン２９を除去する。
【００２４】続いて、抵抗素子を形成するために、全面
にポリシリコン膜３０を２０００Å程度の厚みで堆積し
た後、所望の抵抗値になるように、注入量および注入エ
ネルギならびに不純物の種類を調節して、ポリシリコン
膜３０に、Ｐ型またはＮ型の不純物６６６をイオン注入
する。この後、全面にＣＶＤ酸化膜（図示せず）を２０
００Å程度の厚みで堆積した後、そのＣＶＤ酸化膜上の
所定領域にフォトレジストパターン（図示せず）を形成
する。そのフォトレジストパターンをマスクとして下層
のＣＶＤ酸化膜およびポリシリコン膜３０をドライエッ
チングすることにより、図１０５に示されるようなポリ
シリコン抵抗３０ａおよびＣＶＤ酸化膜３１が形成され
る。
にポリシリコン膜３０を２０００Å程度の厚みで堆積し
た後、所望の抵抗値になるように、注入量および注入エ
ネルギならびに不純物の種類を調節して、ポリシリコン
膜３０に、Ｐ型またはＮ型の不純物６６６をイオン注入
する。この後、全面にＣＶＤ酸化膜（図示せず）を２０
００Å程度の厚みで堆積した後、そのＣＶＤ酸化膜上の
所定領域にフォトレジストパターン（図示せず）を形成
する。そのフォトレジストパターンをマスクとして下層
のＣＶＤ酸化膜およびポリシリコン膜３０をドライエッ
チングすることにより、図１０５に示されるようなポリ
シリコン抵抗３０ａおよびＣＶＤ酸化膜３１が形成され
る。
【００２５】この後、図１０６に示すように、全面を覆
うように層間絶縁膜３２を形成する。層間絶縁膜３２
の、コレクタウォール領域８上、エミッタ電極２６ａ
上、外部ベース引出し電極２３上、ソース／ドレイン領
域１５上、ソース／ドレイン領域１７上、および、ポリ
シリコン抵抗３０ａ上に位置する領域に、それぞれコン
タクトホール３３を形成する。各々のコンタクトホール
３３内にたとえばタングステンからなる金属膜３４を埋
込んだ後、各々の金属膜３４の上面に、それぞれ、たと
えばアルミニウムからなる金属配線３５を形成する。こ
れにより、図１０６に示した従来の第１のＢｉＣＭＯＳ
素子が完成される。
うように層間絶縁膜３２を形成する。層間絶縁膜３２
の、コレクタウォール領域８上、エミッタ電極２６ａ
上、外部ベース引出し電極２３上、ソース／ドレイン領
域１５上、ソース／ドレイン領域１７上、および、ポリ
シリコン抵抗３０ａ上に位置する領域に、それぞれコン
タクトホール３３を形成する。各々のコンタクトホール
３３内にたとえばタングステンからなる金属膜３４を埋
込んだ後、各々の金属膜３４の上面に、それぞれ、たと
えばアルミニウムからなる金属配線３５を形成する。こ
れにより、図１０６に示した従来の第１のＢｉＣＭＯＳ
素子が完成される。
【００２６】図１０８〜図１１１は、従来の第２のＢｉ
ＣＭＯＳ素子の製造プロセスを説明するための断面図で
ある。図１１１を参照して、この従来の第２のＢｉＣＭ
ＯＳ素子では、図１０６に示した従来の第１のＢｉＣＭ
ＯＳ素子とほぼ同様の構造を有している。ただし、この
第２のＢｉＣＭＯＳ素子では、エミッタ電極２６ａと、
外部ベース引出し電極２３と、コレクタウォール領域８
と、ソース／ドレイン領域１５および１７と、ゲート電
極１３ｂと、ポリシリコン抵抗３０ａとの表面上には金
属シリサイド膜３９が形成されている。この金属シリサ
イド膜３９は、各電極および各領域の低抵抗化のために
形成されている。
ＣＭＯＳ素子の製造プロセスを説明するための断面図で
ある。図１１１を参照して、この従来の第２のＢｉＣＭ
ＯＳ素子では、図１０６に示した従来の第１のＢｉＣＭ
ＯＳ素子とほぼ同様の構造を有している。ただし、この
第２のＢｉＣＭＯＳ素子では、エミッタ電極２６ａと、
外部ベース引出し電極２３と、コレクタウォール領域８
と、ソース／ドレイン領域１５および１７と、ゲート電
極１３ｂと、ポリシリコン抵抗３０ａとの表面上には金
属シリサイド膜３９が形成されている。この金属シリサ
イド膜３９は、各電極および各領域の低抵抗化のために
形成されている。
【００２７】図１０８〜図１１１を参照して、従来の第
２のＢｉＣＭＯＳ素子の製造プロセスについて説明す
る。
２のＢｉＣＭＯＳ素子の製造プロセスについて説明す
る。
【００２８】まず、図９３に示した従来の第１のＢｉＣ
ＭＯＳ素子の製造プロセスと同様のプロセスを経た後、
図１０８に示すように、フィールド酸化膜７によって囲
まれる活性領域上にゲート酸化膜１２を形成する。フィ
ールド酸化膜７上およびゲート酸化膜１２上に、Ｎ型ポ
リシリコン膜１３３を２０００Å程度の厚みで形成した
後、その上にＣＶＤ酸化膜３６を２０００Å程度の厚み
で堆積する。ＣＶＤ酸化膜３６上の所定領域にフォトレ
ジストパターン３７を形成した後、そのフォトレジスト
パターン３７をマスクとしてパターニングを行なう。こ
れにより、図１０９に示されるような形状のゲート電極
１３ｂが得られる。
ＭＯＳ素子の製造プロセスと同様のプロセスを経た後、
図１０８に示すように、フィールド酸化膜７によって囲
まれる活性領域上にゲート酸化膜１２を形成する。フィ
ールド酸化膜７上およびゲート酸化膜１２上に、Ｎ型ポ
リシリコン膜１３３を２０００Å程度の厚みで形成した
後、その上にＣＶＤ酸化膜３６を２０００Å程度の厚み
で堆積する。ＣＶＤ酸化膜３６上の所定領域にフォトレ
ジストパターン３７を形成した後、そのフォトレジスト
パターン３７をマスクとしてパターニングを行なう。こ
れにより、図１０９に示されるような形状のゲート電極
１３ｂが得られる。
【００２９】この後、図９５〜図１０３に示した従来の
第１のＢｉＣＭＯＳ素子の製造プロセスと同様の製造プ
ロセスを経る。これにより、図１０９に示すような形状
が得られる。そして、フォトレジストパターン３８をマ
スクとしてシリサイド化しない部分を残すように、ＣＶ
Ｄ酸化膜２２ａ、２８ａ、３１および３６をパターニン
グする。これにより図１１０に示すような形状が得られ
る。この後フォトレジストパターン３８を除去する。そ
して、たとえば、全面にコバルトをスパッタした後数回
のランプアニールを行なう。この後コバルトを除去する
ことにより、シリコン上およびポリシリコン上に金属シ
リサイド膜を自己整合的に形成する。なおこのようなプ
ロセスをＳＡＬＩＣＩＤＥ（Self-Aligned-Silicide ）
プロセスという。
第１のＢｉＣＭＯＳ素子の製造プロセスと同様の製造プ
ロセスを経る。これにより、図１０９に示すような形状
が得られる。そして、フォトレジストパターン３８をマ
スクとしてシリサイド化しない部分を残すように、ＣＶ
Ｄ酸化膜２２ａ、２８ａ、３１および３６をパターニン
グする。これにより図１１０に示すような形状が得られ
る。この後フォトレジストパターン３８を除去する。そ
して、たとえば、全面にコバルトをスパッタした後数回
のランプアニールを行なう。この後コバルトを除去する
ことにより、シリコン上およびポリシリコン上に金属シ
リサイド膜を自己整合的に形成する。なおこのようなプ
ロセスをＳＡＬＩＣＩＤＥ（Self-Aligned-Silicide ）
プロセスという。
【００３０】このようなＳＡＬＩＣＩＤＥプロセスを用
いて、エミッタ電極２６ａ、外部ベース引出し電極２
３、コレクタウォール領域８、ソース／ドレイン領域１
５、１７、ゲート電極１３ｂの上部表面上と、ポリシリ
コン抵抗３０ａのコンタクト領域上とにたとえばコバル
トシリサイド膜３９を形成する。この後、図１０６に示
した従来の第１のＢｉＣＭＯＳ素子の製造プロセスと同
様のプロセスを経て、従来の第２のＢｉＣＭＯＳ素子が
完成される。
いて、エミッタ電極２６ａ、外部ベース引出し電極２
３、コレクタウォール領域８、ソース／ドレイン領域１
５、１７、ゲート電極１３ｂの上部表面上と、ポリシリ
コン抵抗３０ａのコンタクト領域上とにたとえばコバル
トシリサイド膜３９を形成する。この後、図１０６に示
した従来の第１のＢｉＣＭＯＳ素子の製造プロセスと同
様のプロセスを経て、従来の第２のＢｉＣＭＯＳ素子が
完成される。
【００３１】
【発明が解決しようとする課題】図９３〜図１０６に示
した従来の第１のＢｉＣＭＯＳ素子の製造方法では、バ
イポーラトランジスタ部（Ａ１，Ａ２）はＣＭＯＳトラ
ンジスタ部（Ｂ，Ｃ）の形成時に１回の酸化膜ドライエ
ッチにさらされる（図９７のＤＥ１参照）。一方、ＣＭ
ＯＳトランジスタ部（Ｂ，Ｃ）は、バイポーラトランジ
スタ部（Ａ１，Ａ２）の形成時に１回の酸化膜ドライエ
ッチ（図１０１のＤＥ２）と、３回のポリシリコンドラ
イエッチ（図１００のＤＥ３、図１０３のＤＥ４、図１
０５のＤＥ５）にさらされてしまう。特に、ソース／ド
レイン領域１５および１７上のポリシリコン膜をポリシ
リコンドライエッチする工程では、ポリシリコン膜と下
地のシリコン基板１とが連続的に存在するとともにポリ
シリコン膜とシリコン基板１とはほとんどエッチングの
選択比がないため、シリコン基板１の表面のソース／ド
レイン領域１５および１７が大きくエッチングされると
いう不都合が生じる。この場合、ソース／ドレイン領域
１５および１７の表面領域が凹凸になり注入された領域
が部分的に減少し、その結果、接合リークやトランジス
タ特性のばらつきや特性不良を生じるという問題点があ
った。
した従来の第１のＢｉＣＭＯＳ素子の製造方法では、バ
イポーラトランジスタ部（Ａ１，Ａ２）はＣＭＯＳトラ
ンジスタ部（Ｂ，Ｃ）の形成時に１回の酸化膜ドライエ
ッチにさらされる（図９７のＤＥ１参照）。一方、ＣＭ
ＯＳトランジスタ部（Ｂ，Ｃ）は、バイポーラトランジ
スタ部（Ａ１，Ａ２）の形成時に１回の酸化膜ドライエ
ッチ（図１０１のＤＥ２）と、３回のポリシリコンドラ
イエッチ（図１００のＤＥ３、図１０３のＤＥ４、図１
０５のＤＥ５）にさらされてしまう。特に、ソース／ド
レイン領域１５および１７上のポリシリコン膜をポリシ
リコンドライエッチする工程では、ポリシリコン膜と下
地のシリコン基板１とが連続的に存在するとともにポリ
シリコン膜とシリコン基板１とはほとんどエッチングの
選択比がないため、シリコン基板１の表面のソース／ド
レイン領域１５および１７が大きくエッチングされると
いう不都合が生じる。この場合、ソース／ドレイン領域
１５および１７の表面領域が凹凸になり注入された領域
が部分的に減少し、その結果、接合リークやトランジス
タ特性のばらつきや特性不良を生じるという問題点があ
った。
【００３２】また、バイポーラトランジスタの活性領域
（Ａ１）では、エミッタ・ベース接合が表面に露出して
いるので、バイポーラトランジスタの活性領域の表面が
ドライエッチングにさらされた場合、ベースリーク電流
を生じるという問題点があった。
（Ａ１）では、エミッタ・ベース接合が表面に露出して
いるので、バイポーラトランジスタの活性領域の表面が
ドライエッチングにさらされた場合、ベースリーク電流
を生じるという問題点があった。
【００３３】また、ポリシリコン抵抗は抵抗形成専用に
ポリシリコン膜を形成していたので工程数が多くなって
いた。
ポリシリコン膜を形成していたので工程数が多くなって
いた。
【００３４】また、図１０８〜図１１１に示した従来の
第２のＢｉＣＭＯＳ素子の製造プロセスでは、上記した
従来の第１のＢｉＣＭＯＳ素子の製造プロセスの場合に
加えて、さらにソース／ドレイン領域１５および１７の
表面に酸化膜ドライエッチ（ＤＥ６）が加えられる。こ
のように多くのドライエッチが行なわれると、フィール
ド酸化膜７もエッチングにさらされるため、フィールド
酸化膜７の膜厚が減少するという不都合が生じる。最悪
の場合には、図１１２に示したように、フィールド酸化
膜７がなくなり、ＮＭＯＳトランジスタのソース／ドレ
イン領域１５と、ＰＭＯＳトランジスタのソース／ドレ
イン領域１６との間がシリサイド膜３９によってつなが
り、その結果ショートする場合がある。また、ＰＭＯＳ
トランジスタのソース／ドレイン領域１５と、Ｐ型の分
離領域１１、Ｐ型の下面分離領域５およびＰ型シリコン
基板１とがつながり、ショートする場合もあった。この
ような場合、トランジスタの動作不良が生じる場合があ
った。
第２のＢｉＣＭＯＳ素子の製造プロセスでは、上記した
従来の第１のＢｉＣＭＯＳ素子の製造プロセスの場合に
加えて、さらにソース／ドレイン領域１５および１７の
表面に酸化膜ドライエッチ（ＤＥ６）が加えられる。こ
のように多くのドライエッチが行なわれると、フィール
ド酸化膜７もエッチングにさらされるため、フィールド
酸化膜７の膜厚が減少するという不都合が生じる。最悪
の場合には、図１１２に示したように、フィールド酸化
膜７がなくなり、ＮＭＯＳトランジスタのソース／ドレ
イン領域１５と、ＰＭＯＳトランジスタのソース／ドレ
イン領域１６との間がシリサイド膜３９によってつなが
り、その結果ショートする場合がある。また、ＰＭＯＳ
トランジスタのソース／ドレイン領域１５と、Ｐ型の分
離領域１１、Ｐ型の下面分離領域５およびＰ型シリコン
基板１とがつながり、ショートする場合もあった。この
ような場合、トランジスタの動作不良が生じる場合があ
った。
【００３５】なお、上記のような不都合を防止するた
め、ドライエッチングにさらされる領域にフォトレジス
トパターンなどをマスクとして形成してドライエッチン
グを行うことも考えられる。しかし、このようにする
と、工程数が非常に増加し、製造プロセスが複雑化する
という問題点がある。
め、ドライエッチングにさらされる領域にフォトレジス
トパターンなどをマスクとして形成してドライエッチン
グを行うことも考えられる。しかし、このようにする
と、工程数が非常に増加し、製造プロセスが複雑化する
という問題点がある。
【００３６】上記のように、従来では、製造プロセスを
簡略化しながら、バイポーラトランジスタ部およびＣＭ
ＯＳトランジスタ部へのエッチングダメージを低減する
ことは困難であった。
簡略化しながら、バイポーラトランジスタ部およびＣＭ
ＯＳトランジスタ部へのエッチングダメージを低減する
ことは困難であった。
【００３７】この発明は、上記のような課題を解決する
ためになされたものであり、この発明の１つの目的は、
製造プロセスを複雑化させることなく、ＢｉＣＭＯＳ素
子の電気特性の劣化を防止し得る半導体装置の製造方法
を提供することである。
ためになされたものであり、この発明の１つの目的は、
製造プロセスを複雑化させることなく、ＢｉＣＭＯＳ素
子の電気特性の劣化を防止し得る半導体装置の製造方法
を提供することである。
【００３８】この発明のもう１つの目的は、新たなマス
クを追加することなくバイポーラトランジスタの活性領
域へのエッチングダメージを防止することが可能な半導
体装置の製造方法を提供することである。
クを追加することなくバイポーラトランジスタの活性領
域へのエッチングダメージを防止することが可能な半導
体装置の製造方法を提供することである。
【００３９】この発明のもう１つの目的は、製造プロセ
スを複雑化せずにＣＭＯＳトランジスタ部へのエッチン
グダメージを低減することが可能な半導体装置の製造方
法を提供することである。
スを複雑化せずにＣＭＯＳトランジスタ部へのエッチン
グダメージを低減することが可能な半導体装置の製造方
法を提供することである。
【００４０】
【課題を解決するための手段】請求項１における半導体
装置の製造方法は、バイポーラトランジスタと電界効果
トランジスタとが半導体基板上に形成された半導体装置
の製造方法であって、以下の工程を備える。すなわち、
半導体基板の主表面上に素子分離絶縁膜を形成する。半
導体基板の主表面上に、ゲート絶縁膜と、少なくとも第
１の半導体膜と、第１の絶縁膜とを順次形成することに
より積層膜を形成する。バイポーラトランジスタのエミ
ッタ領域およびベース領域上に位置する積層膜を除去す
る。エミッタ領域およびベース領域上に、外部ベース引
出し電極用の第２の半導体膜を形成する。第２の半導体
膜上に第２の絶縁膜を形成する。第２の半導体膜の側面
および第２の絶縁膜の側面に第１のサイドウォール絶縁
膜を形成するとともに、第１の半導体膜上の第１の絶縁
膜を除去する。第１の半導体膜上に少なくとも第３の半
導体膜を形成した後、第１の半導体膜および第３の半導
体膜をパターニングすることによりゲート電極を形成す
る。ゲート電極をマスクとして半導体基板の主表面に不
純物をイオン注入することにより１対のソース／ドレイ
ン領域を形成する。第２の半導体膜をパターニングする
ことにより外部ベース引出し電極とエミッタ用開口とを
形成する。そのエミッタ用開口を介して半導体基板の主
表面に不純物をイオン注入することによりベース領域を
形成する。エミッタ用開口内に位置する外部ベース引出
し電極の側面に第２のサイドウォール絶縁膜を形成す
る。エミッタ用開口内で半導体基板の主表面に電気的に
接続する第４の半導体膜を形成した後パターニングする
ことによりエミッタ電極を形成する。
装置の製造方法は、バイポーラトランジスタと電界効果
トランジスタとが半導体基板上に形成された半導体装置
の製造方法であって、以下の工程を備える。すなわち、
半導体基板の主表面上に素子分離絶縁膜を形成する。半
導体基板の主表面上に、ゲート絶縁膜と、少なくとも第
１の半導体膜と、第１の絶縁膜とを順次形成することに
より積層膜を形成する。バイポーラトランジスタのエミ
ッタ領域およびベース領域上に位置する積層膜を除去す
る。エミッタ領域およびベース領域上に、外部ベース引
出し電極用の第２の半導体膜を形成する。第２の半導体
膜上に第２の絶縁膜を形成する。第２の半導体膜の側面
および第２の絶縁膜の側面に第１のサイドウォール絶縁
膜を形成するとともに、第１の半導体膜上の第１の絶縁
膜を除去する。第１の半導体膜上に少なくとも第３の半
導体膜を形成した後、第１の半導体膜および第３の半導
体膜をパターニングすることによりゲート電極を形成す
る。ゲート電極をマスクとして半導体基板の主表面に不
純物をイオン注入することにより１対のソース／ドレイ
ン領域を形成する。第２の半導体膜をパターニングする
ことにより外部ベース引出し電極とエミッタ用開口とを
形成する。そのエミッタ用開口を介して半導体基板の主
表面に不純物をイオン注入することによりベース領域を
形成する。エミッタ用開口内に位置する外部ベース引出
し電極の側面に第２のサイドウォール絶縁膜を形成す
る。エミッタ用開口内で半導体基板の主表面に電気的に
接続する第４の半導体膜を形成した後パターニングする
ことによりエミッタ電極を形成する。
【００４１】請求項１による半導体装置の製造方法で
は、電界効果トランジスタ形成時のエッチング保護膜と
して外部ベース引出し電極となる第２の半導体膜が用い
られるので、レジストなどの新たなマスクを追加するこ
となくバイポーラトランジスタ活性領域へのエッチング
ダメージに対する保護が可能となる。また、エッチング
保護膜の形成工程と外部ベース引出し電極の形成工程と
を兼用することができる。また、バイポーラトランジス
タ形成時のエッチング保護膜として、ゲート電極となる
第１の半導体膜を含む積層膜を用いることによって、エ
ッチング保護膜の形成工程とゲート電極の形成工程とを
兼用することができる。これにより、製造プロセスを簡
略化しながらＣＭＯＳトランジスタの活性領域へのエッ
チングダメージに対する保護が可能となる。このよう
に、請求項１に記載の製造方法では、製造プロセスを簡
略化しながら、バイポーラトランジスタ部およびＣＭＯ
Ｓトランジスタ部のエッチングダメージからの保護が可
能となり、その結果、製造プロセスを簡略化しながらエ
ッチングダメージに起因する素子特性の劣化を防止する
ことができる。また、第２の半導体膜の側面および第２
の絶縁膜の側面に第１のサイドウォール絶縁膜を形成す
る際のドライエッチングによって第１の半導体膜上の第
１の絶縁膜を除去するので、この点でも製造プロセスを
簡略化することができる。また、エミッタ・ベース領域
以外の全ての領域が積層膜により覆われているので、エ
ミッタ・ベース領域の形成時にＣＭＯＳトランジスタ部
の素子分離絶縁膜の表面が削られるのを有効に防止する
ことができる。それにより、後の工程でシリサイド膜が
形成された場合、そのシリサイド膜が、削られた素子分
離絶縁膜の上でつながりショートするのを有効に防止す
ることができる。
は、電界効果トランジスタ形成時のエッチング保護膜と
して外部ベース引出し電極となる第２の半導体膜が用い
られるので、レジストなどの新たなマスクを追加するこ
となくバイポーラトランジスタ活性領域へのエッチング
ダメージに対する保護が可能となる。また、エッチング
保護膜の形成工程と外部ベース引出し電極の形成工程と
を兼用することができる。また、バイポーラトランジス
タ形成時のエッチング保護膜として、ゲート電極となる
第１の半導体膜を含む積層膜を用いることによって、エ
ッチング保護膜の形成工程とゲート電極の形成工程とを
兼用することができる。これにより、製造プロセスを簡
略化しながらＣＭＯＳトランジスタの活性領域へのエッ
チングダメージに対する保護が可能となる。このよう
に、請求項１に記載の製造方法では、製造プロセスを簡
略化しながら、バイポーラトランジスタ部およびＣＭＯ
Ｓトランジスタ部のエッチングダメージからの保護が可
能となり、その結果、製造プロセスを簡略化しながらエ
ッチングダメージに起因する素子特性の劣化を防止する
ことができる。また、第２の半導体膜の側面および第２
の絶縁膜の側面に第１のサイドウォール絶縁膜を形成す
る際のドライエッチングによって第１の半導体膜上の第
１の絶縁膜を除去するので、この点でも製造プロセスを
簡略化することができる。また、エミッタ・ベース領域
以外の全ての領域が積層膜により覆われているので、エ
ミッタ・ベース領域の形成時にＣＭＯＳトランジスタ部
の素子分離絶縁膜の表面が削られるのを有効に防止する
ことができる。それにより、後の工程でシリサイド膜が
形成された場合、そのシリサイド膜が、削られた素子分
離絶縁膜の上でつながりショートするのを有効に防止す
ることができる。
【００４２】請求項２は、上記請求項１に構成におい
て、第１のサイドウォール絶縁膜を形成するとともに第
１の絶縁膜を除去する際に、第２の半導体膜上の第２の
絶縁膜を残余させる。これにより、第１のサイドウォー
ル膜の形成時に、外部ベース引出し電極の上面がドライ
エッチングにさらされるのをその残余された第２の絶縁
膜によって有効に防止することができる。その結果、外
部ベース引出し電極の膜厚にばらつきが生じてバイポー
ラトランジスタの特性にばらつきが生じるのを有効に防
止することができる。
て、第１のサイドウォール絶縁膜を形成するとともに第
１の絶縁膜を除去する際に、第２の半導体膜上の第２の
絶縁膜を残余させる。これにより、第１のサイドウォー
ル膜の形成時に、外部ベース引出し電極の上面がドライ
エッチングにさらされるのをその残余された第２の絶縁
膜によって有効に防止することができる。その結果、外
部ベース引出し電極の膜厚にばらつきが生じてバイポー
ラトランジスタの特性にばらつきが生じるのを有効に防
止することができる。
【００４３】請求項３は、上記請求項１または２の構成
において、ソース／ドレイン領域の形成のための不純物
をイオン注入する際バイポーラトランジスタのコレクタ
領域にも不純物をイオン注入する。このように構成する
ことによって、請求項１または２の効果に加えて、コレ
クタ抵抗をより低減することができるという効果を奏す
る。
において、ソース／ドレイン領域の形成のための不純物
をイオン注入する際バイポーラトランジスタのコレクタ
領域にも不純物をイオン注入する。このように構成する
ことによって、請求項１または２の効果に加えて、コレ
クタ抵抗をより低減することができるという効果を奏す
る。
【００４４】請求項４は、請求項１〜３のいずれかの構
成において、エミッタ電極を形成する工程を、第４の半
導体膜を形成した後第４の半導体膜に第１の不純物注入
を行なう工程と、その第４の半導体膜の第１の抵抗層と
なる部分上にレジストを形成した後第４の半導体膜に第
２の不純物注入を行なう工程と、マスク層を除去した後
第４の半導体膜をパターニングすることにより、エミッ
タ電極と第１の抵抗層とを同時に形成する工程とを含む
ように構成する。このように、第１の抵抗層とエミッタ
電極とを同時に形成することによって、工程数を削減す
ることが可能となる。
成において、エミッタ電極を形成する工程を、第４の半
導体膜を形成した後第４の半導体膜に第１の不純物注入
を行なう工程と、その第４の半導体膜の第１の抵抗層と
なる部分上にレジストを形成した後第４の半導体膜に第
２の不純物注入を行なう工程と、マスク層を除去した後
第４の半導体膜をパターニングすることにより、エミッ
タ電極と第１の抵抗層とを同時に形成する工程とを含む
ように構成する。このように、第１の抵抗層とエミッタ
電極とを同時に形成することによって、工程数を削減す
ることが可能となる。
【００４５】請求項５は、上記請求項４の構成におい
て、第４の半導体膜をパターニングすることによりエミ
ッタ電極と第１の抵抗層とに加えてさらに第２の抵抗層
を同時に形成する。これにより、請求項４よりもさらに
工程数を削減することができる。
て、第４の半導体膜をパターニングすることによりエミ
ッタ電極と第１の抵抗層とに加えてさらに第２の抵抗層
を同時に形成する。これにより、請求項４よりもさらに
工程数を削減することができる。
【００４６】請求項６は、上記請求項１〜５のいずれか
の構成において、素子形成領域の少なくとも一部の表面
を露出させる工程と、露出された部分の表面にシリサイ
ド膜を形成する工程とをさらに備えるように構成する。
このように、素子形成領域の少なくとも一部の表面上に
シリサイド膜を形成することによって、シリサイド膜を
形成した低抵抗の高速特性に優れたバイポーラトランジ
スタおよびＣＭＯＳトランジスタと、シリサイド膜の形
成されていない通常の性能のトランジスタとを同時に形
成することが可能となる。
の構成において、素子形成領域の少なくとも一部の表面
を露出させる工程と、露出された部分の表面にシリサイ
ド膜を形成する工程とをさらに備えるように構成する。
このように、素子形成領域の少なくとも一部の表面上に
シリサイド膜を形成することによって、シリサイド膜を
形成した低抵抗の高速特性に優れたバイポーラトランジ
スタおよびＣＭＯＳトランジスタと、シリサイド膜の形
成されていない通常の性能のトランジスタとを同時に形
成することが可能となる。
【００４７】請求項７は、請求項６の構成において、シ
リサイド膜を形成する工程が、露出された部分の側面に
第３の絶縁膜を形成する工程と、露出された部分の上面
上にシリサイド膜を形成する工程とを含むように構成す
る。このように露出された部分の上面にのみシリサイド
膜を形成することによって、エミッタ電極周辺部に形成
されたシリサイド膜と外部ベース電極のシリサイド膜と
がショートするのを防止することができる。
リサイド膜を形成する工程が、露出された部分の側面に
第３の絶縁膜を形成する工程と、露出された部分の上面
上にシリサイド膜を形成する工程とを含むように構成す
る。このように露出された部分の上面にのみシリサイド
膜を形成することによって、エミッタ電極周辺部に形成
されたシリサイド膜と外部ベース電極のシリサイド膜と
がショートするのを防止することができる。
【００４８】請求項８は、請求項１〜７のいずれかの構
成において、ベース領域にイオン注入する際に、第２の
サイドウォール絶縁膜の形成後に半導体基板の主表面に
イオン注入することにより行なう。これにより、第２の
サイドウォール絶縁膜の形成時に半導体基板の主表面が
削られることの影響を受けることなくベース領域を形成
することができる。これにより、第２のサイドウォール
絶縁膜の形成時のエッチングによりベース領域表面が削
られた場合にも、その削られた量とは関係なくベース領
域の幅および不純物濃度を制御することが可能となる。
その結果、ベース領域の幅や不純物濃度のばらつきを低
減することができる。
成において、ベース領域にイオン注入する際に、第２の
サイドウォール絶縁膜の形成後に半導体基板の主表面に
イオン注入することにより行なう。これにより、第２の
サイドウォール絶縁膜の形成時に半導体基板の主表面が
削られることの影響を受けることなくベース領域を形成
することができる。これにより、第２のサイドウォール
絶縁膜の形成時のエッチングによりベース領域表面が削
られた場合にも、その削られた量とは関係なくベース領
域の幅および不純物濃度を制御することが可能となる。
その結果、ベース領域の幅や不純物濃度のばらつきを低
減することができる。
【００４９】請求項９は、請求項８の構成において、第
２のサイドウォール絶縁膜の形成に先立って、エミッタ
用開口を介して半導体基板の主表面に不純物をイオン注
入することにより外部ベース領域と真性ベース領域とを
接続するための不純物領域を形成する。このように構成
すれば、請求項８に比べてさらにベース領域の幅および
不純物濃度のばらつきを低減することができ、その結
果、バイポーラトランジスタの電気的特性のばらつきを
低減させることができる。
２のサイドウォール絶縁膜の形成に先立って、エミッタ
用開口を介して半導体基板の主表面に不純物をイオン注
入することにより外部ベース領域と真性ベース領域とを
接続するための不純物領域を形成する。このように構成
すれば、請求項８に比べてさらにベース領域の幅および
不純物濃度のばらつきを低減することができ、その結
果、バイポーラトランジスタの電気的特性のばらつきを
低減させることができる。
【００５０】請求項１０における半導体装置の製造方法
は、以下の工程を備える。半導体基板の主表面上に素子
分離絶縁膜を形成する。半導体基板の主表面上に、ゲー
ト絶縁膜と、少なくとも第１の半導体膜と、第１の絶縁
膜とを順次形成することにより積層膜を形成する。バイ
ポーラトランジスタのエミッタ領域およびベース領域上
に位置する積層膜を除去する。エミッタ領域およびベー
ス領域上に、外部ベース引出し電極用の第２の半導体膜
を形成する。第２の半導体膜上に第２の絶縁膜を形成す
る。第２の半導体膜および第２の絶縁膜をパターニング
することにより外部ベース引出し電極とエミッタ用開口
とを形成する。エミッタ用開口を介して半導体基板の主
表面に不純物をイオン注入することによりベース領域を
形成する。外部ベース引出し電極の側面および第２の絶
縁膜の側面にサイドウォール絶縁膜をドライエッチング
を用いて形成するとともに、サイドウォール絶縁膜形成
時にドライエッチングにより第１の半導体膜上の第１の
絶縁膜を除去する。第１の半導体膜上およびエミッタ用
開口内に、少なくとも第３の半導体膜を形成した後、パ
ターニングすることによって、ゲート電極とエミッタ電
極とを同時に形成する。ゲート電極をマスクとして半導
体基板の主表面に不純物をイオン注入することにより１
対のソース／ドレイン領域を形成する。
は、以下の工程を備える。半導体基板の主表面上に素子
分離絶縁膜を形成する。半導体基板の主表面上に、ゲー
ト絶縁膜と、少なくとも第１の半導体膜と、第１の絶縁
膜とを順次形成することにより積層膜を形成する。バイ
ポーラトランジスタのエミッタ領域およびベース領域上
に位置する積層膜を除去する。エミッタ領域およびベー
ス領域上に、外部ベース引出し電極用の第２の半導体膜
を形成する。第２の半導体膜上に第２の絶縁膜を形成す
る。第２の半導体膜および第２の絶縁膜をパターニング
することにより外部ベース引出し電極とエミッタ用開口
とを形成する。エミッタ用開口を介して半導体基板の主
表面に不純物をイオン注入することによりベース領域を
形成する。外部ベース引出し電極の側面および第２の絶
縁膜の側面にサイドウォール絶縁膜をドライエッチング
を用いて形成するとともに、サイドウォール絶縁膜形成
時にドライエッチングにより第１の半導体膜上の第１の
絶縁膜を除去する。第１の半導体膜上およびエミッタ用
開口内に、少なくとも第３の半導体膜を形成した後、パ
ターニングすることによって、ゲート電極とエミッタ電
極とを同時に形成する。ゲート電極をマスクとして半導
体基板の主表面に不純物をイオン注入することにより１
対のソース／ドレイン領域を形成する。
【００５１】請求項１０に記載の半導体装置の製造方法
では、バイポーラトランジスタ形成後に電界効果トラン
ジスタを形成するので、バイポーラトランジスタのエミ
ッタ・ベース活性領域へのエッチングダメージを防止す
ることができる。また、バイポーラトランジスタ形成時
のエッチング保護膜として、ゲート電極となる第１の半
導体膜を含む積層膜を用いることによって、エッチング
保護膜の形成工程とゲート電極の形成工程とを兼用する
ことができる。これにより、製造プロセスを簡略化しな
がらＣＭＯＳトランジスタの活性領域へのエッチングダ
メージに対する保護が可能となる。また、外部ベース引
出し電極の側面にサイドウォール絶縁膜を形成する際の
ドライエッチングによって第１の半導体膜上の第１の絶
縁膜を除去するので、この点でも製造プロセスを簡略化
することができる。さらに、ゲート電極とエミッタ電極
とが同時に形成されるので、製造プロセスをより簡略化
することができる。請求項１１は、請求項１０の構成に
おいて、第２の絶縁膜を形成する工程に先立って、以下
の工程を備える。すなわち、第２の半導体膜に第１の不
純物注入を行なう。第２の半導体膜の第１の抵抗層とな
る部分上にマスク層を形成した後、第２の半導体膜に第
２の不純物注入を行なう。マスク層を除去した後第２の
半導体膜をパターニングすることにより、外部ベース引
出し電極と、エミッタ用開口と、第１の抵抗層とを同時
に形成する。このように、外部ベース引出し電極と、エ
ミッタ用開口と、第１の抵抗層とを同時に形成すること
ができるので、請求項１０の効果に加えて、より製造プ
ロセスを簡略化することが可能となる。新たなマスクを
追加することなくバイポーラトランジスタ活性領域への
エッチングダメージに対する保護が可能となる。
では、バイポーラトランジスタ形成後に電界効果トラン
ジスタを形成するので、バイポーラトランジスタのエミ
ッタ・ベース活性領域へのエッチングダメージを防止す
ることができる。また、バイポーラトランジスタ形成時
のエッチング保護膜として、ゲート電極となる第１の半
導体膜を含む積層膜を用いることによって、エッチング
保護膜の形成工程とゲート電極の形成工程とを兼用する
ことができる。これにより、製造プロセスを簡略化しな
がらＣＭＯＳトランジスタの活性領域へのエッチングダ
メージに対する保護が可能となる。また、外部ベース引
出し電極の側面にサイドウォール絶縁膜を形成する際の
ドライエッチングによって第１の半導体膜上の第１の絶
縁膜を除去するので、この点でも製造プロセスを簡略化
することができる。さらに、ゲート電極とエミッタ電極
とが同時に形成されるので、製造プロセスをより簡略化
することができる。請求項１１は、請求項１０の構成に
おいて、第２の絶縁膜を形成する工程に先立って、以下
の工程を備える。すなわち、第２の半導体膜に第１の不
純物注入を行なう。第２の半導体膜の第１の抵抗層とな
る部分上にマスク層を形成した後、第２の半導体膜に第
２の不純物注入を行なう。マスク層を除去した後第２の
半導体膜をパターニングすることにより、外部ベース引
出し電極と、エミッタ用開口と、第１の抵抗層とを同時
に形成する。このように、外部ベース引出し電極と、エ
ミッタ用開口と、第１の抵抗層とを同時に形成すること
ができるので、請求項１０の効果に加えて、より製造プ
ロセスを簡略化することが可能となる。新たなマスクを
追加することなくバイポーラトランジスタ活性領域への
エッチングダメージに対する保護が可能となる。
【００５２】請求項１２は、請求項１１の構成におい
て、第２の半導体膜のパターニングによって、外部ベー
ス引出し電極と、エミッタ用開口と、第１の抵抗層とに
加えて、さらに第２の抵抗層を同時に形成する。これに
より、請求項１１よりもさらに製造プロセスを簡略化す
ることができる。
て、第２の半導体膜のパターニングによって、外部ベー
ス引出し電極と、エミッタ用開口と、第１の抵抗層とに
加えて、さらに第２の抵抗層を同時に形成する。これに
より、請求項１１よりもさらに製造プロセスを簡略化す
ることができる。
【００５３】請求項１３は、請求項１０〜１２のいずれ
かの構成において、ソース／ドレイン領域の形成のため
に不純物をイオン注入する際バイポーラトランジスタの
コレクタ領域にも不純物をイオン注入する。これによ
り、コレクタ抵抗をより低減することが可能となる。
かの構成において、ソース／ドレイン領域の形成のため
に不純物をイオン注入する際バイポーラトランジスタの
コレクタ領域にも不純物をイオン注入する。これによ
り、コレクタ抵抗をより低減することが可能となる。
【００５４】請求項１４は、請求項１０〜１３のいずれ
かの構成において、素子形成領域の少なくとも一部の表
面を露出させる工程と、露出された部分の表面にシリサ
イド膜を形成する工程とをさらに備える。このように素
子形成領域の少なくとも一部の表面にシリサイド膜を形
成することによって、多くの素子の中で選択的にシリサ
イド膜を形成することができ、その結果、シリサイド膜
が形成された低抵抗で高速特性に優れる素子と、通常の
素子とを同時に形成することができる。
かの構成において、素子形成領域の少なくとも一部の表
面を露出させる工程と、露出された部分の表面にシリサ
イド膜を形成する工程とをさらに備える。このように素
子形成領域の少なくとも一部の表面にシリサイド膜を形
成することによって、多くの素子の中で選択的にシリサ
イド膜を形成することができ、その結果、シリサイド膜
が形成された低抵抗で高速特性に優れる素子と、通常の
素子とを同時に形成することができる。
【００５５】請求項１５は、請求項１０〜１４のいずれ
かの構成において、ベース領域にイオン注入する工程
は、第２のサイドウォール絶縁膜の形成後に半導体基板
の主表面にイオン注入することにより行なう。これによ
り、第２のサイドウォール絶縁膜の形成時のエッチング
によりベース領域表面が削られた場合にも、その削られ
た量とは関係なくベース領域の幅および不純物濃度を制
御することが可能となる。
かの構成において、ベース領域にイオン注入する工程
は、第２のサイドウォール絶縁膜の形成後に半導体基板
の主表面にイオン注入することにより行なう。これによ
り、第２のサイドウォール絶縁膜の形成時のエッチング
によりベース領域表面が削られた場合にも、その削られ
た量とは関係なくベース領域の幅および不純物濃度を制
御することが可能となる。
【００５６】請求項１６は、請求項１５の構成におい
て、サイドウォールの形成に先立って、エミッタ用開口
を介して半導体基板の主表面に不純物をイオン注入する
ことにより外部ベース領域と真性ベース領域とを接続す
るための不純物領域を形成する。このようにすれば、請
求項１５よりもベース領域の幅および不純物濃度のばら
つきをより低減することができる。
て、サイドウォールの形成に先立って、エミッタ用開口
を介して半導体基板の主表面に不純物をイオン注入する
ことにより外部ベース領域と真性ベース領域とを接続す
るための不純物領域を形成する。このようにすれば、請
求項１５よりもベース領域の幅および不純物濃度のばら
つきをより低減することができる。
【００５７】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。
に基づいて説明する。
【００５８】（実施の形態１）図１〜図１８は、本発明
の実施の形態１によるＢｉＣＭＯＳ素子の製造プロセス
を説明するための断面図である。図１〜図１８を参照し
て、実施の形態１による製造プロセスについて説明す
る。
の実施の形態１によるＢｉＣＭＯＳ素子の製造プロセス
を説明するための断面図である。図１〜図１８を参照し
て、実施の形態１による製造プロセスについて説明す
る。
【００５９】まず、図１に示すように、従来と同様、Ｐ
型シリコン基板１上に、Ｎ+ 型のコレクタ埋込層２、Ｎ
+ 型の埋込層３、Ｐ+ 型の埋込層４、Ｐ+ 型の下面分離
領域５を形成する。その後、Ｎ+ 型のコレクタ埋込層２
の上面上にＮ型のエピタキシャル層６を形成する。続い
て、Ｐ型シリコン基板１の主表面の所定領域にフィール
ド酸化膜７を形成する。その後、Ｎ型のコレクタウォー
ル領域８、Ｎ型ウェル領域９、Ｐ型ウェル領域１０およ
びＰ型の分離領域１１をそれぞれ形成する。
型シリコン基板１上に、Ｎ+ 型のコレクタ埋込層２、Ｎ
+ 型の埋込層３、Ｐ+ 型の埋込層４、Ｐ+ 型の下面分離
領域５を形成する。その後、Ｎ+ 型のコレクタ埋込層２
の上面上にＮ型のエピタキシャル層６を形成する。続い
て、Ｐ型シリコン基板１の主表面の所定領域にフィール
ド酸化膜７を形成する。その後、Ｎ型のコレクタウォー
ル領域８、Ｎ型ウェル領域９、Ｐ型ウェル領域１０およ
びＰ型の分離領域１１をそれぞれ形成する。
【００６０】次に、図２に示すように、バイポーラトラ
ンジスタの活性領域（Ａ）、ＣＭＯＳトランジスタの活
性領域（Ｂ、Ｃ）を含むＰ型シリコン基板１の主表面上
にゲート酸化膜１２を形成する。その後、ゲート酸化膜
１２およびフィールド酸化膜７上に、５００Å程度の膜
厚のポリシリコン膜１３４と７００Å程度の膜厚の窒化
膜４０と５００Å程度の膜厚のＣＶＤ酸化膜４１とを順
次堆積する。これにより、ポリシリコン膜１３４と窒化
膜４０とＣＶＤ酸化膜４１とからなる積層膜が形成され
る。この後、ＣＶＤ酸化膜４１上の所定領域に図３に示
すようなフォトレジストパターン４２を形成した後、そ
のフォトレジストパターン４２をマスクとしてドライエ
ッチングを行なう。これにより、図３に示されるよう
に、バイポーラトランジスタのベース・エミッタ活性領
域（Ａ１）上のみに位置する積層膜が除去される。この
後フォトレジストパターン４２を除去する。
ンジスタの活性領域（Ａ）、ＣＭＯＳトランジスタの活
性領域（Ｂ、Ｃ）を含むＰ型シリコン基板１の主表面上
にゲート酸化膜１２を形成する。その後、ゲート酸化膜
１２およびフィールド酸化膜７上に、５００Å程度の膜
厚のポリシリコン膜１３４と７００Å程度の膜厚の窒化
膜４０と５００Å程度の膜厚のＣＶＤ酸化膜４１とを順
次堆積する。これにより、ポリシリコン膜１３４と窒化
膜４０とＣＶＤ酸化膜４１とからなる積層膜が形成され
る。この後、ＣＶＤ酸化膜４１上の所定領域に図３に示
すようなフォトレジストパターン４２を形成した後、そ
のフォトレジストパターン４２をマスクとしてドライエ
ッチングを行なう。これにより、図３に示されるよう
に、バイポーラトランジスタのベース・エミッタ活性領
域（Ａ１）上のみに位置する積層膜が除去される。この
後フォトレジストパターン４２を除去する。
【００６１】次に、図４に示すように、全面に、外部ベ
ース電極となるポリシリコン膜２３ａを１０００Å程度
の厚みで堆積する。そのポリシリコン膜２３にＰ型不純
物７７７を注入する。この注入は、たとえば、ＢＦ2 +
を注入イオンとして、２０ＫｅＶ、４×１０15ｃｍ-2の
条件下で行なう。この後、全面にＣＶＤ酸化膜（図示せ
ず）を３０００Å程度の厚みで形成した後図５に示すよ
うなフォトレジストパターン４３を形成する。そのフォ
トレジストパターン４３をマスクとして下層のＣＶＤ酸
化膜およびポリシリコン膜２３ａをエッチングすること
によって、図５に示されるような形状の外部ベース電極
層２３ｂを形成する。このとき、エミッタ用開口の形成
は行なわない。
ース電極となるポリシリコン膜２３ａを１０００Å程度
の厚みで堆積する。そのポリシリコン膜２３にＰ型不純
物７７７を注入する。この注入は、たとえば、ＢＦ2 +
を注入イオンとして、２０ＫｅＶ、４×１０15ｃｍ-2の
条件下で行なう。この後、全面にＣＶＤ酸化膜（図示せ
ず）を３０００Å程度の厚みで形成した後図５に示すよ
うなフォトレジストパターン４３を形成する。そのフォ
トレジストパターン４３をマスクとして下層のＣＶＤ酸
化膜およびポリシリコン膜２３ａをエッチングすること
によって、図５に示されるような形状の外部ベース電極
層２３ｂを形成する。このとき、エミッタ用開口の形成
は行なわない。
【００６２】次に、全面にＣＶＤ酸化膜（図示せず）を
２０００Å程度の厚みで堆積した後、そのＣＶＤ酸化膜
をドライエッチングすることによって、外部ベース電極
２３の側表面とＣＶＤ酸化膜２２の側表面とにサイドウ
ォールスペーサ４４を形成する。このとき、積層膜を構
成するＣＶＤ酸化膜４１（図５参照）も完全に除去され
るようにドライエッチングを行なう。このように、サイ
ドウォールスペーサ４４の形成時のドライエッチングを
用いてＣＶＤ酸化膜４１の除去を行なうことによって、
ＣＶＤ酸化膜４１を別工程で除去する場合に比べて、製
造プロセスをより簡略化することができる。なお、サイ
ドウォールスペーサ４４を形成することなく、ＣＶＤ酸
化膜４１を完全に除去するようにドライエッチングを行
なうようにしてもよい。この場合、ＣＶＤ酸化膜４１を
除去する際には、ＣＶＤ酸化膜２２がある程度の厚み分
残るようにする。
２０００Å程度の厚みで堆積した後、そのＣＶＤ酸化膜
をドライエッチングすることによって、外部ベース電極
２３の側表面とＣＶＤ酸化膜２２の側表面とにサイドウ
ォールスペーサ４４を形成する。このとき、積層膜を構
成するＣＶＤ酸化膜４１（図５参照）も完全に除去され
るようにドライエッチングを行なう。このように、サイ
ドウォールスペーサ４４の形成時のドライエッチングを
用いてＣＶＤ酸化膜４１の除去を行なうことによって、
ＣＶＤ酸化膜４１を別工程で除去する場合に比べて、製
造プロセスをより簡略化することができる。なお、サイ
ドウォールスペーサ４４を形成することなく、ＣＶＤ酸
化膜４１を完全に除去するようにドライエッチングを行
なうようにしてもよい。この場合、ＣＶＤ酸化膜４１を
除去する際には、ＣＶＤ酸化膜２２がある程度の厚み分
残るようにする。
【００６３】この後、窒化膜４０を除去する。そして、
図７に示すように、ポリシリコン膜１３４上に、Ｎ型ポ
リシリコン膜１３５とタングステンシリサイド膜１３６
とをそれぞれ、１５００Å程度、２０００Å程度の厚み
で堆積する。タングステンシリサイド膜１３６上の所定
領域にフォトレジストパターン１４を形成した後、その
フォトレジストパターン１４をマスクとしてドライエッ
チングを行なう。これにより、図８に示されるようなゲ
ート電極１３ｃが形成される。
図７に示すように、ポリシリコン膜１３４上に、Ｎ型ポ
リシリコン膜１３５とタングステンシリサイド膜１３６
とをそれぞれ、１５００Å程度、２０００Å程度の厚み
で堆積する。タングステンシリサイド膜１３６上の所定
領域にフォトレジストパターン１４を形成した後、その
フォトレジストパターン１４をマスクとしてドライエッ
チングを行なう。これにより、図８に示されるようなゲ
ート電極１３ｃが形成される。
【００６４】この後、バイポーラトランジスタ部（Ａ）
およびＮＭＯＳトランジスタ部（ｃ）を覆うフォトレジ
ストパターン１６ａを形成する。フォトレジストパター
ン１６ａとＰＭＯＳトランジスタ部（Ｂ）のゲート電極
１３ｃとをマスクとして、Ｐ型不純物１１１をＮ型ウェ
ル領域９の表面に注入することによって、低濃度のＰ -
型ソース／ドレイン領域１５ａを形成する。この注入
は、たとえば、ＢＦ2 +を注入イオンとして、２５Ｋｅ
Ｖ、７×１０13ｃｍ-2の条件下で行なう。この後、フォ
トレジストパターン１６ａを除去する。
およびＮＭＯＳトランジスタ部（ｃ）を覆うフォトレジ
ストパターン１６ａを形成する。フォトレジストパター
ン１６ａとＰＭＯＳトランジスタ部（Ｂ）のゲート電極
１３ｃとをマスクとして、Ｐ型不純物１１１をＮ型ウェ
ル領域９の表面に注入することによって、低濃度のＰ -
型ソース／ドレイン領域１５ａを形成する。この注入
は、たとえば、ＢＦ2 +を注入イオンとして、２５Ｋｅ
Ｖ、７×１０13ｃｍ-2の条件下で行なう。この後、フォ
トレジストパターン１６ａを除去する。
【００６５】次に、図９に示すように、バイポーラトラ
ンジスタ部（Ａ）およびＰＭＯＳトランジスタ部（Ｂ）
を覆うようにフォトレジストパターン１８ａを形成す
る。フォトレジストパターン１８ａおよびＮＭＯＳトラ
ンジスタ部（Ｃ）のゲート電極１３ｃをマスクとして、
Ｐ型ウェル領域１０の表面にＮ型不純物２２２を注入す
ることにより低濃度のＮ- 型のソース／ドレイン領域１
７ａを形成する。この注入は、たとえば、Ａｓ+ を注入
イオンとして、６０ＫｅＶ、３×１０13ｃｍ-2の条件下
で行なう。この後フォトレジストパターン１８ａを除去
する。
ンジスタ部（Ａ）およびＰＭＯＳトランジスタ部（Ｂ）
を覆うようにフォトレジストパターン１８ａを形成す
る。フォトレジストパターン１８ａおよびＮＭＯＳトラ
ンジスタ部（Ｃ）のゲート電極１３ｃをマスクとして、
Ｐ型ウェル領域１０の表面にＮ型不純物２２２を注入す
ることにより低濃度のＮ- 型のソース／ドレイン領域１
７ａを形成する。この注入は、たとえば、Ａｓ+ を注入
イオンとして、６０ＫｅＶ、３×１０13ｃｍ-2の条件下
で行なう。この後フォトレジストパターン１８ａを除去
する。
【００６６】次に、ＣＶＤ酸化膜（図示せず）を２００
０Å程度の厚みで堆積した後、そのＣＶＤ酸化膜をドラ
イエッチングすることによって、ゲート電極１３ｃの側
面部分に、図１０に示されるような、サイドウォールス
ペーサ１９を形成する。このとき、バイポーラトランジ
スタ部（Ａ）の外部ベース引出し電極層２３ａ上のＣＶ
Ｄ酸化膜２２ａもエッチングされるが、外部ベース引出
し電極層２３ａの表面が露出しないようにＣＶＤ酸化膜
２２ａを残余させる。これにより、ゲート電極１３ｃの
側面にサイドウォールスペーサ１９を形成する際に、外
部ベース引出し電極層２３ａの表面がドライエッチング
にさらされるのを有効に防止することができる。その結
果、外部ベース引出し電極層２３ａの膜厚にばらつきが
生じてバイポーラトランジスタの電気的特性にばらつき
が生じるのを有効に防止することができる。この場合、
ＣＶＤ酸化膜２２ａは５００Å程度の厚み分残余するよ
うに調整する。
０Å程度の厚みで堆積した後、そのＣＶＤ酸化膜をドラ
イエッチングすることによって、ゲート電極１３ｃの側
面部分に、図１０に示されるような、サイドウォールス
ペーサ１９を形成する。このとき、バイポーラトランジ
スタ部（Ａ）の外部ベース引出し電極層２３ａ上のＣＶ
Ｄ酸化膜２２ａもエッチングされるが、外部ベース引出
し電極層２３ａの表面が露出しないようにＣＶＤ酸化膜
２２ａを残余させる。これにより、ゲート電極１３ｃの
側面にサイドウォールスペーサ１９を形成する際に、外
部ベース引出し電極層２３ａの表面がドライエッチング
にさらされるのを有効に防止することができる。その結
果、外部ベース引出し電極層２３ａの膜厚にばらつきが
生じてバイポーラトランジスタの電気的特性にばらつき
が生じるのを有効に防止することができる。この場合、
ＣＶＤ酸化膜２２ａは５００Å程度の厚み分残余するよ
うに調整する。
【００６７】この後、バイポーラトランジスタ部（Ａ）
およびＮＭＯＳトランジスタ部（Ｃ）を覆うようにフォ
トレジストパターン２０ａを形成する。フォトレジスト
パターン２０ａと、ＰＭＯＳトランジスタ部（Ｂ）のゲ
ート電極１３ｃおよびサイドウォールスペーサ１９とを
マスクとしてＮ型ウェル領域９の表面にＰ型不純物３３
３を注入することによって高濃度のＰ+ 型ソース／ドレ
イン領域１５ｂを形成する。この注入は、たとえば、Ｂ
Ｆ2 + を注入イオンとして、２０ＫｅＶ、４×１０15ｃ
ｍ-2の条件下で行なう。この後フォトレジストパターン
２０ａを除去する。
およびＮＭＯＳトランジスタ部（Ｃ）を覆うようにフォ
トレジストパターン２０ａを形成する。フォトレジスト
パターン２０ａと、ＰＭＯＳトランジスタ部（Ｂ）のゲ
ート電極１３ｃおよびサイドウォールスペーサ１９とを
マスクとしてＮ型ウェル領域９の表面にＰ型不純物３３
３を注入することによって高濃度のＰ+ 型ソース／ドレ
イン領域１５ｂを形成する。この注入は、たとえば、Ｂ
Ｆ2 + を注入イオンとして、２０ＫｅＶ、４×１０15ｃ
ｍ-2の条件下で行なう。この後フォトレジストパターン
２０ａを除去する。
【００６８】次に、図１１に示すように、バイポーラト
ランジスタ部（Ａ）およびＰＭＯＳトランジスタ部
（Ｂ）を覆うようにフォトレジストパターン２１ａを形
成する。フォトレジストパターン２１ａと、ＮＭＯＳト
ランジスタ部（Ｃ）のゲート電極１３ｃおよびサイドウ
ォールスペーサ１９とをマスクとして、Ｐ型ウェル領域
１０の表面にＮ型不純物４４４を注入することにより、
高濃度のＮ+ 型ソース／ドレイン領域１７ｂを形成す
る。この注入は、たとえば、Ａｓ+ を注入イオンとし
て、５０ＫｅＶ、４×１０15ｃｍ-2の条件下で行なう。
この後フォトレジストパターン２１ａを除去する。
ランジスタ部（Ａ）およびＰＭＯＳトランジスタ部
（Ｂ）を覆うようにフォトレジストパターン２１ａを形
成する。フォトレジストパターン２１ａと、ＮＭＯＳト
ランジスタ部（Ｃ）のゲート電極１３ｃおよびサイドウ
ォールスペーサ１９とをマスクとして、Ｐ型ウェル領域
１０の表面にＮ型不純物４４４を注入することにより、
高濃度のＮ+ 型ソース／ドレイン領域１７ｂを形成す
る。この注入は、たとえば、Ａｓ+ を注入イオンとし
て、５０ＫｅＶ、４×１０15ｃｍ-2の条件下で行なう。
この後フォトレジストパターン２１ａを除去する。
【００６９】次に、図１２に示すように、全面にＣＶＤ
酸化膜４５を２５００Å程度の厚みで堆積する。この
後、図１３に示すように、フォトレジストパターン４６
を形成する。フォトレジストパターン４６をマスクとし
てドライエッチングを行なうことによって、バイポーラ
トランジスタ部（Ａ）のエミッタ用開口Ｅ１を形成す
る。この後フォトレジストパターン４６を除去する。
酸化膜４５を２５００Å程度の厚みで堆積する。この
後、図１３に示すように、フォトレジストパターン４６
を形成する。フォトレジストパターン４６をマスクとし
てドライエッチングを行なうことによって、バイポーラ
トランジスタ部（Ａ）のエミッタ用開口Ｅ１を形成す
る。この後フォトレジストパターン４６を除去する。
【００７０】次に、図１４に示すように、真性ベース領
域形成用のＰ型不純物４４４４をエミッタ用開口Ｅ１を
介して注入する。この注入は、たとえば、ＢＦ2 + を注
入イオンとして、２０ＫｅＶ、８×１０13ｃｍ-2の条件
下で行なう。これにより、真性ベース領域２４ａを形成
する。
域形成用のＰ型不純物４４４４をエミッタ用開口Ｅ１を
介して注入する。この注入は、たとえば、ＢＦ2 + を注
入イオンとして、２０ＫｅＶ、８×１０13ｃｍ-2の条件
下で行なう。これにより、真性ベース領域２４ａを形成
する。
【００７１】次に、全面に、ＣＶＤ酸化膜（図示せず）
を２０００Å程度の厚みで形成した後そのＣＶＤ酸化膜
をドライエッチングすることによって、エミッタ用開口
Ｅ１内の外部ベース引出し電極２３の側面とＣＶＤ酸化
膜２２ａの側面とにＣＶＤ酸化膜４５の側面とに、図１
５に示されるようなサイドウォールスペーサ４７を形成
する。
を２０００Å程度の厚みで形成した後そのＣＶＤ酸化膜
をドライエッチングすることによって、エミッタ用開口
Ｅ１内の外部ベース引出し電極２３の側面とＣＶＤ酸化
膜２２ａの側面とにＣＶＤ酸化膜４５の側面とに、図１
５に示されるようなサイドウォールスペーサ４７を形成
する。
【００７２】この後、図１６に示すように、全面にポリ
シリコン膜２６０ａをたとえば１０００Å程度の厚みで
堆積した後、そのポリシリコン膜２６０ａにＮ型不純物
５５５を注入する。この注入は、たとえば、Ａｓ+ を注
入イオンとして、５０ＫｅＶ、１×１０16ｃｍ-2の条件
下で行なう。なお、エミッタ領域２７は、後述するよう
にエミッタ電極２６ａからＮ型不純物５５５を注入以降
の熱処理で拡散させて形成しているので、このＮ型不純
物５５５の注入はエミッタ領域２７の不純物濃度を決定
するものである。なお、ポリシリコン膜２６０ａは、不
純物が予めドーピングされたドープトポリシリコン膜を
堆積するようにしてもよい。この場合、Ｎ型不純物５５
５の注入を必ずしも行なう必要がない。
シリコン膜２６０ａをたとえば１０００Å程度の厚みで
堆積した後、そのポリシリコン膜２６０ａにＮ型不純物
５５５を注入する。この注入は、たとえば、Ａｓ+ を注
入イオンとして、５０ＫｅＶ、１×１０16ｃｍ-2の条件
下で行なう。なお、エミッタ領域２７は、後述するよう
にエミッタ電極２６ａからＮ型不純物５５５を注入以降
の熱処理で拡散させて形成しているので、このＮ型不純
物５５５の注入はエミッタ領域２７の不純物濃度を決定
するものである。なお、ポリシリコン膜２６０ａは、不
純物が予めドーピングされたドープトポリシリコン膜を
堆積するようにしてもよい。この場合、Ｎ型不純物５５
５の注入を必ずしも行なう必要がない。
【００７３】この後、全面にＣＶＤ酸化膜（図示せず）
を２０００Å程度の厚みで堆積した後そのＣＶＤ酸化膜
上に図１７に示すようなフォトレジストパターン１４７
を形成する。そのフォトレジストパターン１４７をマス
クとして下層のＣＶＤ酸化膜およびポリシリコン膜２６
０ａをドライエッチングすることによって、図１７に示
されるような、パターニングされたエミッタ電極２６ａ
およびＣＶＤ酸化膜２８ａを形成する。
を２０００Å程度の厚みで堆積した後そのＣＶＤ酸化膜
上に図１７に示すようなフォトレジストパターン１４７
を形成する。そのフォトレジストパターン１４７をマス
クとして下層のＣＶＤ酸化膜およびポリシリコン膜２６
０ａをドライエッチングすることによって、図１７に示
されるような、パターニングされたエミッタ電極２６ａ
およびＣＶＤ酸化膜２８ａを形成する。
【００７４】この後、図１８に示すように、層間絶縁膜
３２を形成する。そして、層間絶縁膜３２の、コレクタ
ウォール領域８上、エミッタ電極２６ａ上、外部ベース
引出し電極２３上、ソース／ドレイン領域１５および１
７上に位置する領域に、それぞれコンタクトホール３３
を形成する。なお、図示しないが、ゲート電極上にもコ
ンタクトホール３３が形成されている。その各々のコン
タクトホール３３内に、たとえばタングステンからなる
金属膜３４を埋込んだ後、その各々の金属膜３４の上面
に、それぞれ、たとえばアルミニウムからなる金属配線
３５を形成する。これにより、実施の形態１によるＢｉ
ＣＭＯＳ素子が完成する。
３２を形成する。そして、層間絶縁膜３２の、コレクタ
ウォール領域８上、エミッタ電極２６ａ上、外部ベース
引出し電極２３上、ソース／ドレイン領域１５および１
７上に位置する領域に、それぞれコンタクトホール３３
を形成する。なお、図示しないが、ゲート電極上にもコ
ンタクトホール３３が形成されている。その各々のコン
タクトホール３３内に、たとえばタングステンからなる
金属膜３４を埋込んだ後、その各々の金属膜３４の上面
に、それぞれ、たとえばアルミニウムからなる金属配線
３５を形成する。これにより、実施の形態１によるＢｉ
ＣＭＯＳ素子が完成する。
【００７５】上記のように、実施の形態１によるＢｉＣ
ＭＯＳの製造プロセスでは、ＣＭＯＳトランジスタ領域
（Ｂ，Ｃ）の形成時のベース・エミッタ領域（Ａ１）の
エッチング保護膜として外部ベース引出し電極層２３ｂ
が用いられるので、レジストなどの新たなマスクを追加
することなくＣＭＯＳ領域形成時にバイポーラトランジ
スタのベース・エミッタ領域（Ａ１）へのエッチングダ
メージを防止することが可能となる。また、エッチング
保護膜の形成工程と外部ベース引出し電極層２３ｂの形
成工程とを兼用することができ、その結果、製造プロセ
スを簡略化しながらバイポーラトランジスタのベース・
エミッタ領域（Ａ１）へのエッチングダメージに対する
保護が可能となる。また、バイポーラトランジスタのベ
ース・エミッタ領域（Ａ１）形成時のエッチング保護膜
として、ゲート電極１３ｃとなるポリシリコン膜１３４
を含む積層膜を用いることによって、ゲート電極となる
部分の形成工程と保護膜の形成工程とを兼用させること
ができる。これにより、製造プロセスを簡略化しながら
ＣＭＯＳトランジスタの活性領域（Ｂ，Ｃ）およびコレ
クタウォール領域（Ａ２）へのエッチングダメージに対
する保護が可能となる。その結果、ＣＭＯＳトランジス
タの活性領域が削られたり、活性領域の表面が凹凸にな
るのを防止でき、それにより、接合リーク電流が発生す
るという不都合も防止することができる。
ＭＯＳの製造プロセスでは、ＣＭＯＳトランジスタ領域
（Ｂ，Ｃ）の形成時のベース・エミッタ領域（Ａ１）の
エッチング保護膜として外部ベース引出し電極層２３ｂ
が用いられるので、レジストなどの新たなマスクを追加
することなくＣＭＯＳ領域形成時にバイポーラトランジ
スタのベース・エミッタ領域（Ａ１）へのエッチングダ
メージを防止することが可能となる。また、エッチング
保護膜の形成工程と外部ベース引出し電極層２３ｂの形
成工程とを兼用することができ、その結果、製造プロセ
スを簡略化しながらバイポーラトランジスタのベース・
エミッタ領域（Ａ１）へのエッチングダメージに対する
保護が可能となる。また、バイポーラトランジスタのベ
ース・エミッタ領域（Ａ１）形成時のエッチング保護膜
として、ゲート電極１３ｃとなるポリシリコン膜１３４
を含む積層膜を用いることによって、ゲート電極となる
部分の形成工程と保護膜の形成工程とを兼用させること
ができる。これにより、製造プロセスを簡略化しながら
ＣＭＯＳトランジスタの活性領域（Ｂ，Ｃ）およびコレ
クタウォール領域（Ａ２）へのエッチングダメージに対
する保護が可能となる。その結果、ＣＭＯＳトランジス
タの活性領域が削られたり、活性領域の表面が凹凸にな
るのを防止でき、それにより、接合リーク電流が発生す
るという不都合も防止することができる。
【００７６】さらに、図１０に示した工程において、ゲ
ート電極１３ｃのサイドウォールスペーサ１９の形成時
に、外部ベース引出し電極２３の上面が露出しないよう
にＣＶＤ酸化膜２２ａを残余させているので、外部ベー
ス引出し電極２３がドライエッチングにさらされるのを
防止することができる。それにより、外部ベース引出し
電極２３の膜厚にばらつきが生じることに起因するバイ
ポーラトランジスタの電気的特性のばらつきの発生を有
効に防止することができる。
ート電極１３ｃのサイドウォールスペーサ１９の形成時
に、外部ベース引出し電極２３の上面が露出しないよう
にＣＶＤ酸化膜２２ａを残余させているので、外部ベー
ス引出し電極２３がドライエッチングにさらされるのを
防止することができる。それにより、外部ベース引出し
電極２３の膜厚にばらつきが生じることに起因するバイ
ポーラトランジスタの電気的特性のばらつきの発生を有
効に防止することができる。
【００７７】このように、実施の形態１によるＢｉＣＭ
ＯＳの製造プロセスでは、バイポーラトランジスタ形成
時、および、ＣＭＯＳトランジスタ形成時の各々の工程
でエッチングに関係しない領域は保護膜により覆われて
いるので、エミッタ・ベース活性領域（Ａ１）、コレク
タウォール領域（Ａ２）、ＣＭＯＳトランジスタの活性
領域（Ｂ、Ｃ）などがエッチングダメージを受けること
がない。その結果、接合リーク電流などの問題も生じる
ことがなく、常に安定した良好な素子特性を得ることが
可能となる。
ＯＳの製造プロセスでは、バイポーラトランジスタ形成
時、および、ＣＭＯＳトランジスタ形成時の各々の工程
でエッチングに関係しない領域は保護膜により覆われて
いるので、エミッタ・ベース活性領域（Ａ１）、コレク
タウォール領域（Ａ２）、ＣＭＯＳトランジスタの活性
領域（Ｂ、Ｃ）などがエッチングダメージを受けること
がない。その結果、接合リーク電流などの問題も生じる
ことがなく、常に安定した良好な素子特性を得ることが
可能となる。
【００７８】（実施の形態２）図１９〜図２２は、本発
明の実施の形態２によるＢｉＣＭＯＳ素子の製造プロセ
スを説明するための断面図である。図１９〜図２２を参
照して、実施の形態２による製造プロセスについて説明
する。
明の実施の形態２によるＢｉＣＭＯＳ素子の製造プロセ
スを説明するための断面図である。図１９〜図２２を参
照して、実施の形態２による製造プロセスについて説明
する。
【００７９】まず、図１〜図７に示した実施の形態１に
よる製造プロセスと同様のプロセスを用いて、図７に示
すような構造を形成する。
よる製造プロセスと同様のプロセスを用いて、図７に示
すような構造を形成する。
【００８０】この後、図１９に示すように、ゲート電極
１３ｃのパターニング終了後、バイポーラトランジスタ
部（Ａ）およびＮＭＯＳトランジスタ部（Ｃ）を覆うよ
うにフォトレジストパターン１６ａを形成する。フォト
レジストパターン１６ａとＰＭＯＳトランジスタ部
（Ｂ）のゲート電極１３ｃとをマスクとして、Ｎ型ウェ
ル領域９の表面にＰ型不純物１１１を注入することによ
って、低濃度のＰ- 型ソース／ドレイン領域１５ａを形
成する。この注入は、たとえば、ＢＦ2 + を注入イオン
として、２５ＫｅＶ、７×１０13ｃｍ-2の条件下で行な
う。この後フォトレジストパターン１６ａを除去する。
１３ｃのパターニング終了後、バイポーラトランジスタ
部（Ａ）およびＮＭＯＳトランジスタ部（Ｃ）を覆うよ
うにフォトレジストパターン１６ａを形成する。フォト
レジストパターン１６ａとＰＭＯＳトランジスタ部
（Ｂ）のゲート電極１３ｃとをマスクとして、Ｎ型ウェ
ル領域９の表面にＰ型不純物１１１を注入することによ
って、低濃度のＰ- 型ソース／ドレイン領域１５ａを形
成する。この注入は、たとえば、ＢＦ2 + を注入イオン
として、２５ＫｅＶ、７×１０13ｃｍ-2の条件下で行な
う。この後フォトレジストパターン１６ａを除去する。
【００８１】次に、図２０に示すように、バイポーラト
ランジスタ部のベース・エミッタ活性領域（Ａ１）およ
びＰＭＯＳトランジスタ部（Ｂ）を覆うようにフォトレ
ジストパターン１８ｂを形成する。フォトレジストパタ
ーン１８ｂとＮＭＯＳトランジスタ部（Ｃ）のゲート電
極１３ｃとをマスクとしてＮ型不純物２２２をイオン注
入することによって低濃度のＮ- 型ソース／ドレイン領
域１７ａを形成する。このＮ型不純物２２は、コレクタ
ウォール（Ａ２）の表面にも注入され、Ｎ型不純物領域
８ａが形成される。このイオン注入は、たとえば、Ａｓ
+ を注入イオンとして、６０ＫｅＶ、３×１０13ｃｍ-2
の条件下で行なう。この後フォトレジストパターン１８
ｂを除去する。
ランジスタ部のベース・エミッタ活性領域（Ａ１）およ
びＰＭＯＳトランジスタ部（Ｂ）を覆うようにフォトレ
ジストパターン１８ｂを形成する。フォトレジストパタ
ーン１８ｂとＮＭＯＳトランジスタ部（Ｃ）のゲート電
極１３ｃとをマスクとしてＮ型不純物２２２をイオン注
入することによって低濃度のＮ- 型ソース／ドレイン領
域１７ａを形成する。このＮ型不純物２２は、コレクタ
ウォール（Ａ２）の表面にも注入され、Ｎ型不純物領域
８ａが形成される。このイオン注入は、たとえば、Ａｓ
+ を注入イオンとして、６０ＫｅＶ、３×１０13ｃｍ-2
の条件下で行なう。この後フォトレジストパターン１８
ｂを除去する。
【００８２】次に、図１０に示した実施の形態１による
製造プロセスと同様のプロセスを用いて、図２１に示す
ように、ゲート電極１３ｃの側面にサイドウォールスペ
ーサ１９を形成する。そして、バイポーラトランジスタ
部（Ａ１、Ａ２）と、ＮＭＯＳトランジスタ部（Ｃ）と
を覆うフォトレジストパターン２０ａを形成する。フォ
トレジストパターン２０ａと、ＰＭＯＳトランジスタ部
（Ｂ）のゲート電極１３ｃおよびサイドウォールスペー
サ１９とをマスクとして、Ｐ型不純物３３３をＮ型ウェ
ル領域９の表面にイオン注入することによって、高濃度
のＰ+ 型ソース／ドレイン領域１５ｂを形成する。この
後、フォトレジストパターン２０ａを除去する。なお、
サイドウォールスペーサ１９のドライエッチング時に
は、ベース引出し電極層２３ｂ上のＣＶＤ酸化膜２２ａ
が残るようにする。これにより、サイドウォールスペー
サ１９の形成時のドライエッチングによって、ベース引
出し電極層２３ｂの上部表面が削られて、ベース引出し
電極層２３ｂの膜厚のばらつきが生じることがない。そ
の結果、最終的に形成されるバイポーラ素子の電気的特
性のばらつきを低減することが可能となる。
製造プロセスと同様のプロセスを用いて、図２１に示す
ように、ゲート電極１３ｃの側面にサイドウォールスペ
ーサ１９を形成する。そして、バイポーラトランジスタ
部（Ａ１、Ａ２）と、ＮＭＯＳトランジスタ部（Ｃ）と
を覆うフォトレジストパターン２０ａを形成する。フォ
トレジストパターン２０ａと、ＰＭＯＳトランジスタ部
（Ｂ）のゲート電極１３ｃおよびサイドウォールスペー
サ１９とをマスクとして、Ｐ型不純物３３３をＮ型ウェ
ル領域９の表面にイオン注入することによって、高濃度
のＰ+ 型ソース／ドレイン領域１５ｂを形成する。この
後、フォトレジストパターン２０ａを除去する。なお、
サイドウォールスペーサ１９のドライエッチング時に
は、ベース引出し電極層２３ｂ上のＣＶＤ酸化膜２２ａ
が残るようにする。これにより、サイドウォールスペー
サ１９の形成時のドライエッチングによって、ベース引
出し電極層２３ｂの上部表面が削られて、ベース引出し
電極層２３ｂの膜厚のばらつきが生じることがない。そ
の結果、最終的に形成されるバイポーラ素子の電気的特
性のばらつきを低減することが可能となる。
【００８３】次に、図２２に示すように、バイポーラト
ランジスタ部のベース・エミッタ活性領域（Ａ１）とＰ
ＭＯＳトランジスタ部（Ｂ）とを覆うフォトレジストパ
ターン２１ｂを形成する。フォトレジストパターン２１
ｂと、ＮＭＯＳトランジスタ部（Ｃ）のゲート電極１３
ｃおよびサイドウォールスペーサ１９とをマスクとし
て、Ｐ型ウェル領域１０の表面にＮ型不純物４４４を注
入することにより高濃度のＮ+ 型ソース／ドレイン領域
１５ｂを形成する。このＮ型不純物４４４の注入は、コ
レクタウォール領域（Ａ２）の表面にも注入される。こ
れにより、Ｎ型不純物領域８ｂが形成される。
ランジスタ部のベース・エミッタ活性領域（Ａ１）とＰ
ＭＯＳトランジスタ部（Ｂ）とを覆うフォトレジストパ
ターン２１ｂを形成する。フォトレジストパターン２１
ｂと、ＮＭＯＳトランジスタ部（Ｃ）のゲート電極１３
ｃおよびサイドウォールスペーサ１９とをマスクとし
て、Ｐ型ウェル領域１０の表面にＮ型不純物４４４を注
入することにより高濃度のＮ+ 型ソース／ドレイン領域
１５ｂを形成する。このＮ型不純物４４４の注入は、コ
レクタウォール領域（Ａ２）の表面にも注入される。こ
れにより、Ｎ型不純物領域８ｂが形成される。
【００８４】この後、図１４〜図１８に示した実施の形
態１と同様のプロセスを用いて実施の形態２によるＢｉ
ＣＭＯＳ素子が完成される。
態１と同様のプロセスを用いて実施の形態２によるＢｉ
ＣＭＯＳ素子が完成される。
【００８５】この実施の形態２による製造プロセスで
は、バイポーラトランジスタのコレクタウォール領域８
の表面に、Ｎ型不純物２２２および４４４が注入される
ので、実施の形態１の効果に加えて、コレクタ抵抗をよ
り低減化することが可能となる。これにより、バイポー
ラトランジスタの駆動性能および高速性能を向上させる
ことができ、その結果バイポーラトランジスタの高性能
化を図ることができる。
は、バイポーラトランジスタのコレクタウォール領域８
の表面に、Ｎ型不純物２２２および４４４が注入される
ので、実施の形態１の効果に加えて、コレクタ抵抗をよ
り低減化することが可能となる。これにより、バイポー
ラトランジスタの駆動性能および高速性能を向上させる
ことができ、その結果バイポーラトランジスタの高性能
化を図ることができる。
【００８６】（実施の形態３）図２３〜図２６は、本発
明の実施の形態３によるＢｉＣＭＯＳ素子の製造プロセ
スを説明するための断面図である。図２３〜図２６を参
照して、以下に実施の形態３による製造プロセスについ
て説明する。
明の実施の形態３によるＢｉＣＭＯＳ素子の製造プロセ
スを説明するための断面図である。図２３〜図２６を参
照して、以下に実施の形態３による製造プロセスについ
て説明する。
【００８７】まず、図１〜図１５に示した実施の形態１
による製造プロセスと同様のプロセスを用いて、図１５
に示される形状を形成する。
による製造プロセスと同様のプロセスを用いて、図１５
に示される形状を形成する。
【００８８】この後、図２３に示すように、全面にポリ
シリコン膜２６０ｂを１０００Å程度の膜厚で形成した
後、そのポリシリコン膜２６０ｂにＮ型不純物８８８を
注入する。この注入は、たとえば、Ａｓ+ を注入イオン
として、５０ＫｅＶ、１×１０13ｃｍ-2の条件下で行な
う。この注入は、後述するＮ型ポリシリコン抵抗の抵抗
値を決定するためのものであり、その抵抗値に合せて注
入量および注入エネルギを調節する。
シリコン膜２６０ｂを１０００Å程度の膜厚で形成した
後、そのポリシリコン膜２６０ｂにＮ型不純物８８８を
注入する。この注入は、たとえば、Ａｓ+ を注入イオン
として、５０ＫｅＶ、１×１０13ｃｍ-2の条件下で行な
う。この注入は、後述するＮ型ポリシリコン抵抗の抵抗
値を決定するためのものであり、その抵抗値に合せて注
入量および注入エネルギを調節する。
【００８９】次に、図２４に示すように、ポリシリコン
膜２６０ｂのＮ型ポリシリコン抵抗となる領域上にフォ
トレジストパターン４８を形成した後、そのフォトレジ
ストパターン４８をマスクとしてＮ型不純物９９９をポ
リシリコン膜２６０ｂに注入する。このＮ型不純物９９
９の注入と、前工程のＮ型不純物８８８の注入とを合せ
て、後に形成されるエミッタ電極の抵抗値を決定する。
なお、エミッタ領域２７はエミッタ電極からＮ型不純物
８８８および９９９を注入した後熱処理で拡散させるこ
とにより形成されているので、この２回のＮ型不純物８
８８および９９９の注入は、エミッタ領域２７の濃度を
決定するものである。
膜２６０ｂのＮ型ポリシリコン抵抗となる領域上にフォ
トレジストパターン４８を形成した後、そのフォトレジ
ストパターン４８をマスクとしてＮ型不純物９９９をポ
リシリコン膜２６０ｂに注入する。このＮ型不純物９９
９の注入と、前工程のＮ型不純物８８８の注入とを合せ
て、後に形成されるエミッタ電極の抵抗値を決定する。
なお、エミッタ領域２７はエミッタ電極からＮ型不純物
８８８および９９９を注入した後熱処理で拡散させるこ
とにより形成されているので、この２回のＮ型不純物８
８８および９９９の注入は、エミッタ領域２７の濃度を
決定するものである。
【００９０】この後、フォトレジストパターン４８を除
去する。そして、全面にＣＶＤ酸化膜（図示せず）を２
０００Å程度の厚みで堆積した後、そのＣＶＤ酸化膜上
の所定領域に、図２５に示すようなフォトレジストパタ
ーン４９ａを形成する。フォトレジストパターン４９ａ
をマスクとして下層のＣＶＤ酸化膜およびポリシリコン
膜２６０ｂをドライエッチングすることによって、図２
５に示されるようなパターニングされた、エミッタ電極
２６ｂおよびＣＶＤ酸化膜２８ｂが形成される。この後
フォトレジストパターン４９ａを除去する。
去する。そして、全面にＣＶＤ酸化膜（図示せず）を２
０００Å程度の厚みで堆積した後、そのＣＶＤ酸化膜上
の所定領域に、図２５に示すようなフォトレジストパタ
ーン４９ａを形成する。フォトレジストパターン４９ａ
をマスクとして下層のＣＶＤ酸化膜およびポリシリコン
膜２６０ｂをドライエッチングすることによって、図２
５に示されるようなパターニングされた、エミッタ電極
２６ｂおよびＣＶＤ酸化膜２８ｂが形成される。この後
フォトレジストパターン４９ａを除去する。
【００９１】最後に、図２６に示すように、層間絶縁膜
３２を形成した後その層間絶縁膜３２の所定領域にコン
タクトホール３３を開口する。その各々のコンタクトホ
ール３３内に、それぞれ、タングステンからなる金属膜
３４を形成する。その各々の金属膜３４の上面に、それ
ぞれ、アルミニウムからなる金属配線３５を形成する。
３２を形成した後その層間絶縁膜３２の所定領域にコン
タクトホール３３を開口する。その各々のコンタクトホ
ール３３内に、それぞれ、タングステンからなる金属膜
３４を形成する。その各々の金属膜３４の上面に、それ
ぞれ、アルミニウムからなる金属配線３５を形成する。
【００９２】上記実施の形態３による製造プロセスで
は、１回のポリシリコン膜２６０ｂの堆積と、１回のポ
リシリコン膜２６０ｂのドライエッチングとによって、
ポリシリコン抵抗３０ｂとエミッタ電極２６ｂとを同時
に形成することができる。これにより、ＣＭＯＳトラン
ジスタ活性領域（ＢおよびＣ）がポリシリコンドライエ
ッチングにさらされる回数が従来例と比べて１回減る。
このように、この実施の形態３では、上記した実施の形
態１の効果に加えて、ポリシリコン抵抗３０ｂとエミッ
タ電極２６ｂとを同時に形成することができ、その結果
工程数を削減することができる。
は、１回のポリシリコン膜２６０ｂの堆積と、１回のポ
リシリコン膜２６０ｂのドライエッチングとによって、
ポリシリコン抵抗３０ｂとエミッタ電極２６ｂとを同時
に形成することができる。これにより、ＣＭＯＳトラン
ジスタ活性領域（ＢおよびＣ）がポリシリコンドライエ
ッチングにさらされる回数が従来例と比べて１回減る。
このように、この実施の形態３では、上記した実施の形
態１の効果に加えて、ポリシリコン抵抗３０ｂとエミッ
タ電極２６ｂとを同時に形成することができ、その結果
工程数を削減することができる。
【００９３】（実施の形態４）図２７〜図２９は、本発
明の実施の形態４によるＢｉＣＭＯＳ素子の製造プロセ
スを説明するための断面図である。図２７〜図２９を参
照して、以下に実施の形態４による製造プロセスについ
て説明する。
明の実施の形態４によるＢｉＣＭＯＳ素子の製造プロセ
スを説明するための断面図である。図２７〜図２９を参
照して、以下に実施の形態４による製造プロセスについ
て説明する。
【００９４】まず、図１〜図１５に示した実施の形態１
の製造プロセスと同様のプロセスを用いて図１５に示し
た形状までを形成する。この後、図２３に示した実施の
形態２による製造プロセスと同様のプロセスを行なう。
すなわち、全面にポリシリコン膜２６０ｂを１０００Å
程度の厚みで堆積した後、このポリシリコン膜２６０ｂ
にＮ型不純物８８８を注入する。この注入は、たとえ
ば、Ａｓ+ を注入イオンとして、５０ＫｅＶ、１×１０
13ｃｍ-2の条件下で行なう。ここでの注入は、後述する
第１のＮ型ポリシリコン抵抗３０ｃの抵抗値を決定する
ためのものであり、その抵抗値に合せて注入量および注
入エネルギを設定する。
の製造プロセスと同様のプロセスを用いて図１５に示し
た形状までを形成する。この後、図２３に示した実施の
形態２による製造プロセスと同様のプロセスを行なう。
すなわち、全面にポリシリコン膜２６０ｂを１０００Å
程度の厚みで堆積した後、このポリシリコン膜２６０ｂ
にＮ型不純物８８８を注入する。この注入は、たとえ
ば、Ａｓ+ を注入イオンとして、５０ＫｅＶ、１×１０
13ｃｍ-2の条件下で行なう。ここでの注入は、後述する
第１のＮ型ポリシリコン抵抗３０ｃの抵抗値を決定する
ためのものであり、その抵抗値に合せて注入量および注
入エネルギを設定する。
【００９５】この後、図２７に示すように、ポリシリコ
ン膜２６０ｂの後述するＮ型ポリシリコン抵抗３０ｂと
なる領域上にフォトレジストパターン４８を形成する。
フォトレジストパターン４８をマスクとしてポリシリコ
ン膜２６０ｂにＮ型不純物９９９を注入する。この後フ
ォトレジストパターン４８を除去する。このＮ型不純物
９９９の注入と前工程のＮ型不純物８８８の注入とによ
って、後に形成されるエミッタ電極２６ｂへの注入量が
決定される。また、この２回のＮ型不純物の注入が行な
われたポリシリコン膜２６０ｂを、後述する第２のＮ型
ポリシリコン抵抗３０ｃとして使用する。
ン膜２６０ｂの後述するＮ型ポリシリコン抵抗３０ｂと
なる領域上にフォトレジストパターン４８を形成する。
フォトレジストパターン４８をマスクとしてポリシリコ
ン膜２６０ｂにＮ型不純物９９９を注入する。この後フ
ォトレジストパターン４８を除去する。このＮ型不純物
９９９の注入と前工程のＮ型不純物８８８の注入とによ
って、後に形成されるエミッタ電極２６ｂへの注入量が
決定される。また、この２回のＮ型不純物の注入が行な
われたポリシリコン膜２６０ｂを、後述する第２のＮ型
ポリシリコン抵抗３０ｃとして使用する。
【００９６】図２７に示した工程の後、全面にＣＶＤ酸
化膜（図示せず）を２０００Å程度の厚みで形成した
後、そのＣＶＤ酸化膜上の所定領域にフォトレジストパ
ターン４９ｂを形成する。そしてそのフォトレジストパ
ターン４９ｂをマスクとしてドライエッチングを行なう
ことによって、エミッタ電極２６ｂと第１のＮ型ポリシ
リコン抵抗３０ｂと第２のＮ型ポリシリコン抵抗３０ｃ
と、それらの上のＣＶＤ法酸化膜２８ｃとを同時に形成
する。この後フォトレジストパターン４９ｂを除去す
る。
化膜（図示せず）を２０００Å程度の厚みで形成した
後、そのＣＶＤ酸化膜上の所定領域にフォトレジストパ
ターン４９ｂを形成する。そしてそのフォトレジストパ
ターン４９ｂをマスクとしてドライエッチングを行なう
ことによって、エミッタ電極２６ｂと第１のＮ型ポリシ
リコン抵抗３０ｂと第２のＮ型ポリシリコン抵抗３０ｃ
と、それらの上のＣＶＤ法酸化膜２８ｃとを同時に形成
する。この後フォトレジストパターン４９ｂを除去す
る。
【００９７】最後に、図２９に示すように、層間絶縁膜
３２を形成した後、その層間絶縁膜３２の所定領域にコ
ンタクトホール３３を形成する。その各々のコンタクト
ホール３３内にたとえばタングステンからなる金属膜３
４を埋込む。その各々の金属膜３４の上面にたとえばア
ルミニウムからなる金属配線３５を形成することによっ
て、実施の形態４によるＢｉＣＭＯＳ素子が完成され
る。
３２を形成した後、その層間絶縁膜３２の所定領域にコ
ンタクトホール３３を形成する。その各々のコンタクト
ホール３３内にたとえばタングステンからなる金属膜３
４を埋込む。その各々の金属膜３４の上面にたとえばア
ルミニウムからなる金属配線３５を形成することによっ
て、実施の形態４によるＢｉＣＭＯＳ素子が完成され
る。
【００９８】このように、実施の形態４による製造プロ
セスでは、１回のポリシリコン膜２６０ｂの堆積と、１
回のドライエッチングとによって、抵抗値の異なる２種
類の第１のＮ型ポリシリコン抵抗３０ｂと第２のＮ型ポ
リシリコン抵抗３０ｃと、エミッタ電極２６ｂとを同時
に形成することができる。この結果、製造プロセスを著
しく簡略化することができる。また、所望の抵抗値にす
るための抵抗の大きさ（シート数）を小さくすることが
できる。たとえば、５００Ω／□と、２０００Ω／□の
２種類の抵抗がある場合、２０００Ωの抵抗が必要な場
合は、２０００Ω／□の抵抗シート１枚で足りる。しか
し、５００Ω／□の１種類の抵抗しかない場合には、２
０００Ωの抵抗が必要なときは、５００Ω／□の抵抗を
４シート直列につなぐ必要がある。この場合、大きな面
積を必要とする。本実施の形態では、上記のように、２
種類の抵抗を１枚のポリシリコン膜２６０ｂによって形
成することができるので、面積を小さくすることがで
き、その結果高集積化を図ることが可能となる。
セスでは、１回のポリシリコン膜２６０ｂの堆積と、１
回のドライエッチングとによって、抵抗値の異なる２種
類の第１のＮ型ポリシリコン抵抗３０ｂと第２のＮ型ポ
リシリコン抵抗３０ｃと、エミッタ電極２６ｂとを同時
に形成することができる。この結果、製造プロセスを著
しく簡略化することができる。また、所望の抵抗値にす
るための抵抗の大きさ（シート数）を小さくすることが
できる。たとえば、５００Ω／□と、２０００Ω／□の
２種類の抵抗がある場合、２０００Ωの抵抗が必要な場
合は、２０００Ω／□の抵抗シート１枚で足りる。しか
し、５００Ω／□の１種類の抵抗しかない場合には、２
０００Ωの抵抗が必要なときは、５００Ω／□の抵抗を
４シート直列につなぐ必要がある。この場合、大きな面
積を必要とする。本実施の形態では、上記のように、２
種類の抵抗を１枚のポリシリコン膜２６０ｂによって形
成することができるので、面積を小さくすることがで
き、その結果高集積化を図ることが可能となる。
【００９９】（実施の形態５）図３０〜図３３（ａ），
（ｂ）は、本発明の実施の形態５によるＢｉＣＭＯＳ素
子の製造プロセスを説明するための断面図である。図３
０〜図３３を参照して、以下に実施の形態５による製造
プロセスについて説明する。
（ｂ）は、本発明の実施の形態５によるＢｉＣＭＯＳ素
子の製造プロセスを説明するための断面図である。図３
０〜図３３を参照して、以下に実施の形態５による製造
プロセスについて説明する。
【０１００】まず、図１〜図６に示した実施の形態１の
製造プロセスと同様のプロセスを用いて図６までの形状
を形成する。この後、図６に示した窒化膜４０を除去し
た後、図３０に示すように、露出されたポリシリコン膜
１３４の表面上にＮ型ポリシリコン膜１３７を２０００
Å程度の厚みで形成する。Ｎ型ポリシリコン膜１３７上
の所定領域にフォトレジストパターン１４を形成した
後、そのフォトレジストパターン１４をマスクとしてＮ
型ポリシリコン膜１３７およびポリシリコン膜１３４を
ドライエッチングする。これにより、図３１に示される
ような２層構造のゲート電極１３ｄを形成する。この
後、図８〜図１５に示した実施の形態１の製造プロセス
と、さらに図２３〜図２５に示した実施の形態２のプロ
セスと同様のプロセスを経る。この後、図３１（ａ）お
よび（ｂ）に示すように、素子形成領域のうち、金属シ
リサイド膜を形成しない領域にフォトレジストパターン
５０を形成する。このフォトレジストパターン５０をマ
スクとして下地のＣＶＤ酸化膜５１をドライエッチング
することによってパターニングする。この後、フォトレ
ジストパターン５０を除去する。
製造プロセスと同様のプロセスを用いて図６までの形状
を形成する。この後、図６に示した窒化膜４０を除去し
た後、図３０に示すように、露出されたポリシリコン膜
１３４の表面上にＮ型ポリシリコン膜１３７を２０００
Å程度の厚みで形成する。Ｎ型ポリシリコン膜１３７上
の所定領域にフォトレジストパターン１４を形成した
後、そのフォトレジストパターン１４をマスクとしてＮ
型ポリシリコン膜１３７およびポリシリコン膜１３４を
ドライエッチングする。これにより、図３１に示される
ような２層構造のゲート電極１３ｄを形成する。この
後、図８〜図１５に示した実施の形態１の製造プロセス
と、さらに図２３〜図２５に示した実施の形態２のプロ
セスと同様のプロセスを経る。この後、図３１（ａ）お
よび（ｂ）に示すように、素子形成領域のうち、金属シ
リサイド膜を形成しない領域にフォトレジストパターン
５０を形成する。このフォトレジストパターン５０をマ
スクとして下地のＣＶＤ酸化膜５１をドライエッチング
することによってパターニングする。この後、フォトレ
ジストパターン５０を除去する。
【０１０１】この状態から、全面にたとえばＣｏなどの
金属膜を堆積した後、数回のランプアニールを行なうこ
とによって、シリコン上およびポリシリコン上にのみ図
３２（ａ）および（ｂ）に示すような金属シリサイド膜
３９を形成する。そしてその他の部分の金属膜を除去す
る。このようにして、金属シリサイド膜３９が形成され
た素子と金属シリサイド膜３９が形成されていない素子
とを選択的に容易に形成することができる。
金属膜を堆積した後、数回のランプアニールを行なうこ
とによって、シリコン上およびポリシリコン上にのみ図
３２（ａ）および（ｂ）に示すような金属シリサイド膜
３９を形成する。そしてその他の部分の金属膜を除去す
る。このようにして、金属シリサイド膜３９が形成され
た素子と金属シリサイド膜３９が形成されていない素子
とを選択的に容易に形成することができる。
【０１０２】この後、図３３（ａ）および（ｂ）に示す
ように、層間絶縁膜３２を形成した後、その層間絶縁膜
３２の所定領域にコンタクトホール３３を形成する。そ
して各々のコンタクトホール３３内にたとえばタングス
テンからなる金属膜３４を埋込む。各々の金属膜３４の
上面にたとえばアルミニウムからなる金属配線３５を形
成することによって、実施の形態５によるＢｉＣＭＯＳ
素子が完成される。
ように、層間絶縁膜３２を形成した後、その層間絶縁膜
３２の所定領域にコンタクトホール３３を形成する。そ
して各々のコンタクトホール３３内にたとえばタングス
テンからなる金属膜３４を埋込む。各々の金属膜３４の
上面にたとえばアルミニウムからなる金属配線３５を形
成することによって、実施の形態５によるＢｉＣＭＯＳ
素子が完成される。
【０１０３】上記のように、実施の形態５による製造プ
ロセスでは、バイポーラトランジスタの外部ベース電極
２３の形成時には、ポリシリコン膜１３４、窒化膜４０
およびＣＶＤ酸化膜４１からなる積層膜によりエミッタ
・ベース活性領域（Ａ１）以外が覆われているので、フ
ィールド酸化膜７の膜減り量が減少する。これにより、
最終的に金属シリサイド膜３９を形成した場合に、図１
１２に示した従来のように金属シリサイド膜３９がつな
がってショートを起こすという不都合を防止することが
できる。また、上記のように、金属シリサイド膜３９を
有する低抵抗の素子を選択的に形成することができるの
で、素子表面に金属シリサイド膜３９が形成された駆動
性能および高速性能の優れたバイポーラトランジスタお
よびＣＭＯＳトランジスタと、素子表面に金属シリサイ
ド膜３９が形成されていない通常の性能のトランジスタ
とを同時に形成することができる。
ロセスでは、バイポーラトランジスタの外部ベース電極
２３の形成時には、ポリシリコン膜１３４、窒化膜４０
およびＣＶＤ酸化膜４１からなる積層膜によりエミッタ
・ベース活性領域（Ａ１）以外が覆われているので、フ
ィールド酸化膜７の膜減り量が減少する。これにより、
最終的に金属シリサイド膜３９を形成した場合に、図１
１２に示した従来のように金属シリサイド膜３９がつな
がってショートを起こすという不都合を防止することが
できる。また、上記のように、金属シリサイド膜３９を
有する低抵抗の素子を選択的に形成することができるの
で、素子表面に金属シリサイド膜３９が形成された駆動
性能および高速性能の優れたバイポーラトランジスタお
よびＣＭＯＳトランジスタと、素子表面に金属シリサイ
ド膜３９が形成されていない通常の性能のトランジスタ
とを同時に形成することができる。
【０１０４】（実施の形態６）図３４〜図３８（ａ）お
よび（ｂ）は、本発明の実施の形態６によるＢｉＣＭＯ
Ｓ素子の製造プロセスを説明するための断面図である。
図３４〜図３８を参照して、以下に実施の形態６による
製造プロセスについて説明する。
よび（ｂ）は、本発明の実施の形態６によるＢｉＣＭＯ
Ｓ素子の製造プロセスを説明するための断面図である。
図３４〜図３８を参照して、以下に実施の形態６による
製造プロセスについて説明する。
【０１０５】まず、実施の形態５で説明したプロセスと
同様のプロセスを用いて図３４に示した構造を形成す
る。この後、フォトレジストパターン４９ａを除去す
る。
同様のプロセスを用いて図３４に示した構造を形成す
る。この後、フォトレジストパターン４９ａを除去す
る。
【０１０６】次に、図３５に示すように、全面にＣＶＤ
酸化膜５２を１０００Å程度の厚みで形成する。次に、
図３６（ａ）および（ｂ）に示すように、後述する金属
シリサイド膜３９が形成されない領域を覆うようにフォ
トレジストパターン５０を形成する。フォトレジストパ
ターン５０をマスクとしてＣＶＤ酸化膜５２をパターニ
ングする。このパターニングの際のエッチングによっ
て、図３６（ｂ）に示すエミッタ電極２６ｂの側面と、
図３６（ａ）および（ｂ）に示す第１のポリシリコン抵
抗３０ｂの側面とにサイドウォールスペーサ５３が形成
される。この後フォトレジストパターン５０を除去す
る。
酸化膜５２を１０００Å程度の厚みで形成する。次に、
図３６（ａ）および（ｂ）に示すように、後述する金属
シリサイド膜３９が形成されない領域を覆うようにフォ
トレジストパターン５０を形成する。フォトレジストパ
ターン５０をマスクとしてＣＶＤ酸化膜５２をパターニ
ングする。このパターニングの際のエッチングによっ
て、図３６（ｂ）に示すエミッタ電極２６ｂの側面と、
図３６（ａ）および（ｂ）に示す第１のポリシリコン抵
抗３０ｂの側面とにサイドウォールスペーサ５３が形成
される。この後フォトレジストパターン５０を除去す
る。
【０１０７】次に、図３７（ａ）および（ｂ）に示すよ
うに、たとえばＣｏなどの金属膜を全面に堆積した後数
回のランプアニールを行なうことによって、シリコン上
およびポリシリコン上に金属シリサイド膜３９を形成す
る。そしてそれ以外の金属膜を除去することによって、
シリコン上およびポリシリコン上のみに金属シリサイド
膜３９が残余する。ここで、この実施の形態６のプロセ
スでは、第１のポリシリコン抵抗３０ｂの側面とエミッ
タ電極２６ｂの側面とにサイドウォールスペーサ５３が
形成されているので、上述した実施の形態５と異なり、
そのサイドウォールスペーサ５３が形成されている部分
には金属シリサイド膜３９は形成されない。
うに、たとえばＣｏなどの金属膜を全面に堆積した後数
回のランプアニールを行なうことによって、シリコン上
およびポリシリコン上に金属シリサイド膜３９を形成す
る。そしてそれ以外の金属膜を除去することによって、
シリコン上およびポリシリコン上のみに金属シリサイド
膜３９が残余する。ここで、この実施の形態６のプロセ
スでは、第１のポリシリコン抵抗３０ｂの側面とエミッ
タ電極２６ｂの側面とにサイドウォールスペーサ５３が
形成されているので、上述した実施の形態５と異なり、
そのサイドウォールスペーサ５３が形成されている部分
には金属シリサイド膜３９は形成されない。
【０１０８】この後、図３８（ａ）および（ｂ）に示す
ように、層間絶縁膜３２を形成した後、その層間絶縁膜
３２の所定領域にコンタクトホール３３を形成する。そ
の各々のコンタクトホール３３内に金属膜３４を埋込ん
だ後、その各々の金属膜３４の上面に金属配線３５を形
成する。これにより、実施の形態６によるＢｉＣＭＯＳ
素子が完成される。
ように、層間絶縁膜３２を形成した後、その層間絶縁膜
３２の所定領域にコンタクトホール３３を形成する。そ
の各々のコンタクトホール３３内に金属膜３４を埋込ん
だ後、その各々の金属膜３４の上面に金属配線３５を形
成する。これにより、実施の形態６によるＢｉＣＭＯＳ
素子が完成される。
【０１０９】上記した実施の形態６のプロセスでは、エ
ミッタ電極２６ｂの側面にはサイドウォールスペーサ５
３が形成されているので、金属シリサイド膜３９はエミ
ッタ電極２６ｂの上部表面上にのみ形成される。これに
より、エミッタ電極２６ｂの上面に形成された金属シリ
サイド膜３９から外部ベース引出し電極２３の上面に形
成された金属シリサイド膜３９までの距離が長くなり、
その結果、エミッタ電極２６ｂと外部ベース引出し電極
２３との間でショートが起こるのを防止することができ
る。
ミッタ電極２６ｂの側面にはサイドウォールスペーサ５
３が形成されているので、金属シリサイド膜３９はエミ
ッタ電極２６ｂの上部表面上にのみ形成される。これに
より、エミッタ電極２６ｂの上面に形成された金属シリ
サイド膜３９から外部ベース引出し電極２３の上面に形
成された金属シリサイド膜３９までの距離が長くなり、
その結果、エミッタ電極２６ｂと外部ベース引出し電極
２３との間でショートが起こるのを防止することができ
る。
【０１１０】（実施の形態７）図３９〜図４１は、本発
明の実施の形態７によるＢｉＣＭＯＳ素子の製造プロセ
スを説明するための断面図である。図３９〜図４１を参
照して、以下に実施の形態７による製造プロセスについ
て説明する。
明の実施の形態７によるＢｉＣＭＯＳ素子の製造プロセ
スを説明するための断面図である。図３９〜図４１を参
照して、以下に実施の形態７による製造プロセスについ
て説明する。
【０１１１】まず、図１に示した実施の形態１による製
造プロセスと同様のプロセスを経た後、図３９に示すよ
うに、バイポーラトランジスタの活性領域（Ａ）、ＣＭ
ＯＳトランジスタの活性領域（Ｂ，Ｃ）上にゲート酸化
膜１２を形成する。この後、５００Å程度の厚みを有す
るポリシリコン膜１３４と５００Å程度の厚みを有する
ＣＶＤ酸化膜５４とを順次形成する。
造プロセスと同様のプロセスを経た後、図３９に示すよ
うに、バイポーラトランジスタの活性領域（Ａ）、ＣＭ
ＯＳトランジスタの活性領域（Ｂ，Ｃ）上にゲート酸化
膜１２を形成する。この後、５００Å程度の厚みを有す
るポリシリコン膜１３４と５００Å程度の厚みを有する
ＣＶＤ酸化膜５４とを順次形成する。
【０１１２】この後、図４０に示すように、所定領域に
フォトレジストパターン４２を形成した後、そのフォト
レジストパターン４２をマスクとして下層のＣＶＤ酸化
膜５４およびポリシリコン膜１３４をドライエッチング
する。これにより、図４０に示すような形状が得られ
る。この後フォトレジストパターン４２を除去する。そ
して、図４および図５に示した実施の形態１による製造
プロセスと同様のプロセスを経る。
フォトレジストパターン４２を形成した後、そのフォト
レジストパターン４２をマスクとして下層のＣＶＤ酸化
膜５４およびポリシリコン膜１３４をドライエッチング
する。これにより、図４０に示すような形状が得られ
る。この後フォトレジストパターン４２を除去する。そ
して、図４および図５に示した実施の形態１による製造
プロセスと同様のプロセスを経る。
【０１１３】そして、全面にＣＶＤ酸化膜（図示せず）
を２０００Å程度の厚みで堆積した後、ドライエッチン
グを行なうことによって、外部ベース電極層２３ａおよ
びＣＶＤ酸化膜２２ａの側面にサイドウォールスペーサ
４４を形成する。このサイドウォールスペーサ４４の形
成時のエッチングにより、ポリシリコン膜１３４上のＣ
ＶＤ酸化膜５４を完全に除去する。これ以降は、実施の
形態１と同様のプロセスを経て、実施の形態７によるＢ
ｉＣＭＯＳ素子が完成される。
を２０００Å程度の厚みで堆積した後、ドライエッチン
グを行なうことによって、外部ベース電極層２３ａおよ
びＣＶＤ酸化膜２２ａの側面にサイドウォールスペーサ
４４を形成する。このサイドウォールスペーサ４４の形
成時のエッチングにより、ポリシリコン膜１３４上のＣ
ＶＤ酸化膜５４を完全に除去する。これ以降は、実施の
形態１と同様のプロセスを経て、実施の形態７によるＢ
ｉＣＭＯＳ素子が完成される。
【０１１４】この実施の形態７では、実施の形態１で示
した、ポリシリコン膜１３４と窒化膜４０とＣＶＤ酸化
膜４１とからなる積層膜を、ポリシリコン膜１２４とＣ
ＶＤ酸化膜５４とからなる積層膜に変更している。これ
により、実施の形態１に比べて工程数を減少させること
ができる。
した、ポリシリコン膜１３４と窒化膜４０とＣＶＤ酸化
膜４１とからなる積層膜を、ポリシリコン膜１２４とＣ
ＶＤ酸化膜５４とからなる積層膜に変更している。これ
により、実施の形態１に比べて工程数を減少させること
ができる。
【０１１５】（実施の形態８）図４２〜図４４は、本発
明の実施の形態８によるＢｉＣＭＯＳ素子の製造プロセ
スを説明するための断面図である。図４２〜図４４を参
照して、以下に実施の形態８による製造プロセスについ
て説明する。
明の実施の形態８によるＢｉＣＭＯＳ素子の製造プロセ
スを説明するための断面図である。図４２〜図４４を参
照して、以下に実施の形態８による製造プロセスについ
て説明する。
【０１１６】まず、図１〜図１３に示した実施の形態１
のプロセスと同様のプロセスを経て、エミッタ用開口Ｅ
１までを形成する。この後フォトレジストパターン４６
を除去する。そして、全面にＣＶＤ酸化膜（図示せず）
を２０００Å程度の厚みで堆積した後、そのＣＶＤ酸化
膜をドライエッチングすることによって、エミッタ用開
口Ｅ１内の外部ベース引出し電極２３の側面とＣＶＤ酸
化膜２２ａの側面とＣＶＤ酸化膜４５の側面とにサイド
ウォールスペーサ４７を形成する。上述した実施の形態
１〜７では特に示さなかったが、このサイドウォールス
ペーサ４７の形成時には、実際には、図４２（ｂ）に示
すように、シリコン基板１の表面がｄ１だけ削られてし
まう。
のプロセスと同様のプロセスを経て、エミッタ用開口Ｅ
１までを形成する。この後フォトレジストパターン４６
を除去する。そして、全面にＣＶＤ酸化膜（図示せず）
を２０００Å程度の厚みで堆積した後、そのＣＶＤ酸化
膜をドライエッチングすることによって、エミッタ用開
口Ｅ１内の外部ベース引出し電極２３の側面とＣＶＤ酸
化膜２２ａの側面とＣＶＤ酸化膜４５の側面とにサイド
ウォールスペーサ４７を形成する。上述した実施の形態
１〜７では特に示さなかったが、このサイドウォールス
ペーサ４７の形成時には、実際には、図４２（ｂ）に示
すように、シリコン基板１の表面がｄ１だけ削られてし
まう。
【０１１７】この状態から、図４３に示すように、真性
ベース領域２４ｂを形成するためのＰ型不純物１１１１
の注入を行なう。この注入は、たとえば、ＢＦ2 + を注
入イオンとして、１０ＫｅＶ、３×１０13ｃｍ-2の条件
下で行なう。
ベース領域２４ｂを形成するためのＰ型不純物１１１１
の注入を行なう。この注入は、たとえば、ＢＦ2 + を注
入イオンとして、１０ＫｅＶ、３×１０13ｃｍ-2の条件
下で行なう。
【０１１８】この後、全面にポリシリコン膜（図示せ
ず）を１０００Å程度の厚みで形成した後そのポリシリ
コン膜にＮ型不純物を注入する。さらに全面にＣＶＤ酸
化膜（図示せず）を２０００Å程度の厚みで堆積した後
その上の所定領域に図４４に示されるようなフォトレジ
ストパターン４９ａを形成する。このフォトレジストパ
ターン４９ａをマスクとして下地のＣＶＤ酸化膜および
ポリシリコン膜をパターニングすることによって、図４
４に示されるような、エミッタ電極２６ｂと第１のポリ
シリコン抵抗２０ｂと、パターニングされたＣＶＤ酸化
膜２８ｂとを同時に形成する。この後フォトレジストパ
ターン４９ａを除去する。その後の熱処理によって、エ
ミッタ電極２６ｂからＮ型不純物がシリコン基板中に拡
散されることによって、エミッタ領域２７が形成され
る。この後、図１８に示した実施の形態１と同様のプロ
セスを経て、実施の形態８によるＢｉＣＭＯＳ素子が完
成される。
ず）を１０００Å程度の厚みで形成した後そのポリシリ
コン膜にＮ型不純物を注入する。さらに全面にＣＶＤ酸
化膜（図示せず）を２０００Å程度の厚みで堆積した後
その上の所定領域に図４４に示されるようなフォトレジ
ストパターン４９ａを形成する。このフォトレジストパ
ターン４９ａをマスクとして下地のＣＶＤ酸化膜および
ポリシリコン膜をパターニングすることによって、図４
４に示されるような、エミッタ電極２６ｂと第１のポリ
シリコン抵抗２０ｂと、パターニングされたＣＶＤ酸化
膜２８ｂとを同時に形成する。この後フォトレジストパ
ターン４９ａを除去する。その後の熱処理によって、エ
ミッタ電極２６ｂからＮ型不純物がシリコン基板中に拡
散されることによって、エミッタ領域２７が形成され
る。この後、図１８に示した実施の形態１と同様のプロ
セスを経て、実施の形態８によるＢｉＣＭＯＳ素子が完
成される。
【０１１９】ここで、この実施の形態８では、エミッタ
用開口Ｅ１内にサイドウォールスペーサ４７を形成した
後、真性ベース領域２４ｂを形成するためのＰ型不純物
１１１１の注入を行なうので、真性ベース領域２４ａと
外部ベース領域８８との接続は、外部ベース電極２３か
らのＰ型不純物の拡散と真性ベース領域２４ｂからの拡
散により行なう。このように、この実施の形態８では、
サイドウォールスペーサ４７の形成後に真性ベース注入
を行なうことによって、最終的に形成されるエミッタ領
域２７と真性ベース領域２４ｂとの幅などを掘れ量ｄ１
とは無関係に制御することができる。これにより、ベー
ス幅や不純物濃度のばらつきを低減することができ、そ
の結果バイポーラトランジスタの電気的特性のばらつき
を低減することができる。
用開口Ｅ１内にサイドウォールスペーサ４７を形成した
後、真性ベース領域２４ｂを形成するためのＰ型不純物
１１１１の注入を行なうので、真性ベース領域２４ａと
外部ベース領域８８との接続は、外部ベース電極２３か
らのＰ型不純物の拡散と真性ベース領域２４ｂからの拡
散により行なう。このように、この実施の形態８では、
サイドウォールスペーサ４７の形成後に真性ベース注入
を行なうことによって、最終的に形成されるエミッタ領
域２７と真性ベース領域２４ｂとの幅などを掘れ量ｄ１
とは無関係に制御することができる。これにより、ベー
ス幅や不純物濃度のばらつきを低減することができ、そ
の結果バイポーラトランジスタの電気的特性のばらつき
を低減することができる。
【０１２０】（実施の形態９）図４５〜図４７は、本発
明の実施の形態９によるＢｉＣＭＯＳ素子の製造プロセ
スを説明するための断面図である。図４５〜図４７を参
照して、以下に実施の形態９のプロセスについて説明す
る。
明の実施の形態９によるＢｉＣＭＯＳ素子の製造プロセ
スを説明するための断面図である。図４５〜図４７を参
照して、以下に実施の形態９のプロセスについて説明す
る。
【０１２１】まず、図１〜図１３に示した実施の形態１
による製造プロセスと同様のプロセスを経ることによっ
て、エミッタ用開口Ｅ１までを形成する。この後フォト
レジストパターン４６を除去する。
による製造プロセスと同様のプロセスを経ることによっ
て、エミッタ用開口Ｅ１までを形成する。この後フォト
レジストパターン４６を除去する。
【０１２２】次に、図４５（ａ）に示すように、後述す
る真性ベース領域２４ａと外部ベース領域８８とを接続
するためのＰ型不純物２２２２の注入を行なう。これに
より、図４５（ｂ）に示されるような不純物領域５５を
形成する。ここで、エミッタ用開口Ｅ１の開口時のエッ
チングの際に、外部ベース引出し電極２３とシリコン基
板１とが連続的に形成されているため、シリコン基板１
の表面がｄ２分だけ削られる。
る真性ベース領域２４ａと外部ベース領域８８とを接続
するためのＰ型不純物２２２２の注入を行なう。これに
より、図４５（ｂ）に示されるような不純物領域５５を
形成する。ここで、エミッタ用開口Ｅ１の開口時のエッ
チングの際に、外部ベース引出し電極２３とシリコン基
板１とが連続的に形成されているため、シリコン基板１
の表面がｄ２分だけ削られる。
【０１２３】この後、全面にＣＶＤ酸化膜（図示せず）
を２０００Åの厚みで堆積した後そのＣＶＤ酸化膜をド
ライエッチングすることによって、エミッタ用開口Ｅ１
内の外部ベース引出し電極２３の側面にサイドウォール
スペーサ４７を形成する。この場合も、実施の形態８と
同様、図４６（ｂ）に示すように、シリコン基板がｄ１
分だけ削られてしまう。この後図４６（ａ）に示すよう
に、真性ベース領域２４ｃ形成用のＰ型不純物３３３３
を注入する。この後、全面にポリシリコン膜（図示せ
ず）を１０００Å程度の厚みで堆積した後そのポリシリ
コン膜にＮ型不純物を注入する。さらに、全面にＣＶＤ
酸化膜（図示せず）を２０００Å程度の厚みで堆積した
後、そのＣＶＤ酸化膜上の所定領域に図４７に示される
ようなフォトレジストパターン４９ａを形成する。この
フォトレジストパターン４９ａをマスクとして下層のＣ
ＶＤ酸化膜およびポリシリコン膜をドライエッチングす
ることによって、図４７に示されるような、エミッタ電
極２６ｂと第１のポリシリコン抵抗層３０ｂとＣＶＤ酸
化膜２８ｂとを同時に形成する。その後の熱処理によっ
てエミッタ電極２６ｂからＮ型不純物がシリコン基板１
中に拡散されることによってエミッタ領域２７が形成さ
れる。
を２０００Åの厚みで堆積した後そのＣＶＤ酸化膜をド
ライエッチングすることによって、エミッタ用開口Ｅ１
内の外部ベース引出し電極２３の側面にサイドウォール
スペーサ４７を形成する。この場合も、実施の形態８と
同様、図４６（ｂ）に示すように、シリコン基板がｄ１
分だけ削られてしまう。この後図４６（ａ）に示すよう
に、真性ベース領域２４ｃ形成用のＰ型不純物３３３３
を注入する。この後、全面にポリシリコン膜（図示せ
ず）を１０００Å程度の厚みで堆積した後そのポリシリ
コン膜にＮ型不純物を注入する。さらに、全面にＣＶＤ
酸化膜（図示せず）を２０００Å程度の厚みで堆積した
後、そのＣＶＤ酸化膜上の所定領域に図４７に示される
ようなフォトレジストパターン４９ａを形成する。この
フォトレジストパターン４９ａをマスクとして下層のＣ
ＶＤ酸化膜およびポリシリコン膜をドライエッチングす
ることによって、図４７に示されるような、エミッタ電
極２６ｂと第１のポリシリコン抵抗層３０ｂとＣＶＤ酸
化膜２８ｂとを同時に形成する。その後の熱処理によっ
てエミッタ電極２６ｂからＮ型不純物がシリコン基板１
中に拡散されることによってエミッタ領域２７が形成さ
れる。
【０１２４】この実施の形態９では、エミッタ用開口Ｅ
１の形成後に真性ベース領域２４ｃと外部ベース領域８
８とをつなぐ不純物領域５５を形成するためのイオン注
入を行なうことによって、エミッタ用開口Ｅ１の開口時
にシリコン基板１の表面が削られて真性ベース領域２４
ｃと外部ベース領域８８との接続部の濃度プロファイル
がばらつくのを有効に防止することができる。さらに、
エミッタ用開口Ｅ１内のサイドウォールスペーサ４７を
形成した後、真性ベース領域２４ｃを形成するためのイ
オン注入を行なうので、サイドウォールスペーサ４７の
エッチングによる影響を受けずにベース幅および不純物
濃度を制御することができる。このように、ベース領域
への注入を２回に分けて行なうことによって、上述した
実施の形態８よりもさらにベース幅や不純物濃度のばら
つきを低減することができ、その結果、バイポーラトラ
ンジスタの電気的特性のばらつきを低減させることがで
きる。
１の形成後に真性ベース領域２４ｃと外部ベース領域８
８とをつなぐ不純物領域５５を形成するためのイオン注
入を行なうことによって、エミッタ用開口Ｅ１の開口時
にシリコン基板１の表面が削られて真性ベース領域２４
ｃと外部ベース領域８８との接続部の濃度プロファイル
がばらつくのを有効に防止することができる。さらに、
エミッタ用開口Ｅ１内のサイドウォールスペーサ４７を
形成した後、真性ベース領域２４ｃを形成するためのイ
オン注入を行なうので、サイドウォールスペーサ４７の
エッチングによる影響を受けずにベース幅および不純物
濃度を制御することができる。このように、ベース領域
への注入を２回に分けて行なうことによって、上述した
実施の形態８よりもさらにベース幅や不純物濃度のばら
つきを低減することができ、その結果、バイポーラトラ
ンジスタの電気的特性のばらつきを低減させることがで
きる。
【０１２５】（実施の形態１０）図４８〜図５８は、本
発明の実施の形態１０によるＢｉＣＭＯＳ素子の製造プ
ロセスを説明するための断面図である。図４８〜図５８
を参照して、以下に実施の形態１０による製造プロセス
について説明する。
発明の実施の形態１０によるＢｉＣＭＯＳ素子の製造プ
ロセスを説明するための断面図である。図４８〜図５８
を参照して、以下に実施の形態１０による製造プロセス
について説明する。
【０１２６】まず、図１〜図３に示した実施の形態１に
よる製造プロセスと同様のプロセスを経る。この後、図
４８に示したように、全面にポリシリコン膜２３ａを１
０００Å程度の厚みで堆積した後、そのポリシリコン膜
２３ａにＰ型不純物７７７をイオン注入する。この注入
は、たとえば、ＢＦ2 + を注入イオンとして、４０Ｋｅ
Ｖ、４×１０15ｃｍ-2の条件下で行なう。
よる製造プロセスと同様のプロセスを経る。この後、図
４８に示したように、全面にポリシリコン膜２３ａを１
０００Å程度の厚みで堆積した後、そのポリシリコン膜
２３ａにＰ型不純物７７７をイオン注入する。この注入
は、たとえば、ＢＦ2 + を注入イオンとして、４０Ｋｅ
Ｖ、４×１０15ｃｍ-2の条件下で行なう。
【０１２７】次に、全面にＣＶＤ酸化膜（図示せず）を
３０００Å程度の厚みで堆積した後、そのＣＶＤ酸化膜
上の所定領域にフォトレジストパターン５６を形成す
る。フォトレジストパターン５６をマスクとして下層の
ＣＶＤ酸化膜およびポリシリコン膜２３ａをドライエッ
チングすることによって、パターニングされた外部ベー
ス引出し電極２３とＣＶＤ酸化膜２２ａとを形成する。
このパターニングによって、エミッタ用開口Ｅ１も形成
される。この後フォトレジストパターン５６を除去す
る。
３０００Å程度の厚みで堆積した後、そのＣＶＤ酸化膜
上の所定領域にフォトレジストパターン５６を形成す
る。フォトレジストパターン５６をマスクとして下層の
ＣＶＤ酸化膜およびポリシリコン膜２３ａをドライエッ
チングすることによって、パターニングされた外部ベー
ス引出し電極２３とＣＶＤ酸化膜２２ａとを形成する。
このパターニングによって、エミッタ用開口Ｅ１も形成
される。この後フォトレジストパターン５６を除去す
る。
【０１２８】次に、図５０に示すように、真性ベース領
域２４ａを形成するためのＰ型不純物４４４４のイオン
注入を行なう。この注入は、たとえば、ＢＦ2 + を注入
イオンとして、２０ＫｅＶ、８×１０13ｃｍ-2の条件下
で行なう。この後、全面にＣＶＤ酸化膜（図示せず）を
２０００Å程度の厚みで堆積した後、ＣＶＤ酸化膜をド
ライエッチングすることによって、ベース引出し電極２
３の側面とＣＶＤ酸化膜２２ａの側面とに、図５１に示
されるような、サイドウォールスペーサ４７を形成す
る。このサイドウォールスペーサ４７の形成時のエッチ
ングの際に、ＣＭＯＳトランジスタの活性領域とコレク
タウォール領域８との上に位置するＣＶＤ酸化膜４１を
同時に除去する。これにより、ＣＶＤ酸化膜４１を別個
に除去する場合に比べて製造プロセスを簡略化すること
ができる。この後、窒化膜４０を除去する。
域２４ａを形成するためのＰ型不純物４４４４のイオン
注入を行なう。この注入は、たとえば、ＢＦ2 + を注入
イオンとして、２０ＫｅＶ、８×１０13ｃｍ-2の条件下
で行なう。この後、全面にＣＶＤ酸化膜（図示せず）を
２０００Å程度の厚みで堆積した後、ＣＶＤ酸化膜をド
ライエッチングすることによって、ベース引出し電極２
３の側面とＣＶＤ酸化膜２２ａの側面とに、図５１に示
されるような、サイドウォールスペーサ４７を形成す
る。このサイドウォールスペーサ４７の形成時のエッチ
ングの際に、ＣＭＯＳトランジスタの活性領域とコレク
タウォール領域８との上に位置するＣＶＤ酸化膜４１を
同時に除去する。これにより、ＣＶＤ酸化膜４１を別個
に除去する場合に比べて製造プロセスを簡略化すること
ができる。この後、窒化膜４０を除去する。
【０１２９】そして、図５２に示すように、全面にポリ
シリコン膜１３８を１０００Å程度の厚みで堆積した
後、Ｎ型不純物５５５５がイオン注入される。この注入
は、たとえば、Ａｓ+ を注入イオンとして、５０Ｋｅ
Ｖ、１×１０16ｃｍ-2の条件下で行なう。なお、ポリシ
リコン膜１３８に注入されたＮ型不純物５５５５は、熱
拡散によってエミッタ形成領域に拡散され、それにより
エミッタ領域２７が形成される。なお、ポリシリコン膜
１３８は、予め不純物がドーピングされたドープトポリ
シリコン膜を用いてもよい。この場合は、Ｎ型不純物５
５５５の注入工程は必ずしも必要ではない。
シリコン膜１３８を１０００Å程度の厚みで堆積した
後、Ｎ型不純物５５５５がイオン注入される。この注入
は、たとえば、Ａｓ+ を注入イオンとして、５０Ｋｅ
Ｖ、１×１０16ｃｍ-2の条件下で行なう。なお、ポリシ
リコン膜１３８に注入されたＮ型不純物５５５５は、熱
拡散によってエミッタ形成領域に拡散され、それにより
エミッタ領域２７が形成される。なお、ポリシリコン膜
１３８は、予め不純物がドーピングされたドープトポリ
シリコン膜を用いてもよい。この場合は、Ｎ型不純物５
５５５の注入工程は必ずしも必要ではない。
【０１３０】次に、図５３に示すように、タングステン
シリサイド（ＷＳｉ）膜１３９を１０００Å程度の膜厚
で堆積する。タングステンシリサイド膜１３９上の所定
領域にフォトレジストパターン５７を形成する。このフ
ォトレジストパターン５７をマスクとしてパターニング
を行なうことによって、図５４に示されるような、エミ
ッタ電極２６ｃとゲート電極１３ｅとを同時に形成する
ことができる。この後フォトレジストパターン５７（図
５３参照）を除去する。次に、図５４に示すように、バ
イポーラトランジスタ部（Ａ１およびＡ２）と、ＮＭＯ
Ｓトランジスタ部（Ｃ）との上を覆うようにフォトレジ
ストパターン１６ａを形成する。フォトレジストパター
ン１６ａとＰＭＯＳトランジスタ部（Ｂ）のゲート電極
１３ｅとをマスクとして、Ｎ型ウェル領域９の表面にＰ
型不純物１１１を注入することによって低濃度のＰ- 型
ソース／ドレイン領域１５ａを形成する。この注入は、
たとえば、ＢＦ2 + を注入イオンとして、２５ＫｅＶ、
７×１０13ｃｍ-2の条件下で行なう。この後フォトレジ
ストパターン１６ａを除去する。
シリサイド（ＷＳｉ）膜１３９を１０００Å程度の膜厚
で堆積する。タングステンシリサイド膜１３９上の所定
領域にフォトレジストパターン５７を形成する。このフ
ォトレジストパターン５７をマスクとしてパターニング
を行なうことによって、図５４に示されるような、エミ
ッタ電極２６ｃとゲート電極１３ｅとを同時に形成する
ことができる。この後フォトレジストパターン５７（図
５３参照）を除去する。次に、図５４に示すように、バ
イポーラトランジスタ部（Ａ１およびＡ２）と、ＮＭＯ
Ｓトランジスタ部（Ｃ）との上を覆うようにフォトレジ
ストパターン１６ａを形成する。フォトレジストパター
ン１６ａとＰＭＯＳトランジスタ部（Ｂ）のゲート電極
１３ｅとをマスクとして、Ｎ型ウェル領域９の表面にＰ
型不純物１１１を注入することによって低濃度のＰ- 型
ソース／ドレイン領域１５ａを形成する。この注入は、
たとえば、ＢＦ2 + を注入イオンとして、２５ＫｅＶ、
７×１０13ｃｍ-2の条件下で行なう。この後フォトレジ
ストパターン１６ａを除去する。
【０１３１】次に、図５５に示すように、バイポーラト
ランジスタ部（Ａ１およびＡ２）と、ＰＭＯＳトランジ
スタ部（Ｂ）とを覆うようにフォトレジストパターン１
８ａを形成する。フォトレジストパターン１８ａとＮＭ
ＯＳトランジスタ部（Ｃ）のゲート電極１３ｅとをマス
クとして、Ｎ型不純物２２２をＰ型ウェル領域１０の表
面にイオン注入することによって、低濃度のＮ- 型のソ
ース／ドレイン領域１７ａを形成する。この注入は、た
とえば、Ａｓ+ を注入イオンとして、６０ＫｅＶ、３×
１０13ｃｍ-2の条件下で行なう。この後フォトレジスト
パターン１８ａを除去する。
ランジスタ部（Ａ１およびＡ２）と、ＰＭＯＳトランジ
スタ部（Ｂ）とを覆うようにフォトレジストパターン１
８ａを形成する。フォトレジストパターン１８ａとＮＭ
ＯＳトランジスタ部（Ｃ）のゲート電極１３ｅとをマス
クとして、Ｎ型不純物２２２をＰ型ウェル領域１０の表
面にイオン注入することによって、低濃度のＮ- 型のソ
ース／ドレイン領域１７ａを形成する。この注入は、た
とえば、Ａｓ+ を注入イオンとして、６０ＫｅＶ、３×
１０13ｃｍ-2の条件下で行なう。この後フォトレジスト
パターン１８ａを除去する。
【０１３２】次に、全面にＣＶＤ酸化膜（図示せず）を
２０００Å程度の厚みで堆積した後、そのＣＶＤ酸化膜
をドライエッチングすることによって、図５６に示され
るようなサイドウォールスペーサ１９を形成する。この
後、バイポーラトランジスタ部（Ａ１およびＡ２）と、
ＮＭＯＳトランジスタ部（Ｃ）とを覆うようにフォトレ
ジストパターン２０ａを形成する。フォトレジストパタ
ーン２０ａとゲート電極１３ｅおよびサイドウォールス
ペーサ１９とをマスクとしてＮ型ウェル領域９の表面に
Ｐ型不純物３３３をイオン注入することによって、高濃
度のＰ+ 型ソース／ドレイン領域１５ｂを形成する。こ
の注入は、たとえば、ＢＦ2 + を注入イオンとして、２
０ＫｅＶ、４×１０15ｃｍ-2の条件下で行なう。この後
フォトレジストパターン２０ａを除去する。
２０００Å程度の厚みで堆積した後、そのＣＶＤ酸化膜
をドライエッチングすることによって、図５６に示され
るようなサイドウォールスペーサ１９を形成する。この
後、バイポーラトランジスタ部（Ａ１およびＡ２）と、
ＮＭＯＳトランジスタ部（Ｃ）とを覆うようにフォトレ
ジストパターン２０ａを形成する。フォトレジストパタ
ーン２０ａとゲート電極１３ｅおよびサイドウォールス
ペーサ１９とをマスクとしてＮ型ウェル領域９の表面に
Ｐ型不純物３３３をイオン注入することによって、高濃
度のＰ+ 型ソース／ドレイン領域１５ｂを形成する。こ
の注入は、たとえば、ＢＦ2 + を注入イオンとして、２
０ＫｅＶ、４×１０15ｃｍ-2の条件下で行なう。この後
フォトレジストパターン２０ａを除去する。
【０１３３】次に、図５７に示すように、バイポーラト
ランジスタ部（Ａ１およびＡ２）と、ＰＭＯＳトランジ
スタ部（Ｂ）とを覆うようにフォトレジストパターン２
１ａを形成する。フォトレジストパターン２０ａと、Ｎ
ＭＯＳトランジスタ部（Ｃ）のゲート電極１３ｅおよび
サイドウォールスペーサ１９とをマスクとして、Ｐ型ウ
ェル領域１０の表面にＮ型不純物４４４をイオン注入す
ることによって、高濃度のＮ+ 型ソース／ドレイン領域
１７ｂを形成する。このイオン注入は、たとえば、Ａｓ
+ を注入イオンとして、５０ＫｅＶ、４×１０15ｃｍ-2
の条件下で行なう。この後フォトレジストパターン２１
ａを除去する。
ランジスタ部（Ａ１およびＡ２）と、ＰＭＯＳトランジ
スタ部（Ｂ）とを覆うようにフォトレジストパターン２
１ａを形成する。フォトレジストパターン２０ａと、Ｎ
ＭＯＳトランジスタ部（Ｃ）のゲート電極１３ｅおよび
サイドウォールスペーサ１９とをマスクとして、Ｐ型ウ
ェル領域１０の表面にＮ型不純物４４４をイオン注入す
ることによって、高濃度のＮ+ 型ソース／ドレイン領域
１７ｂを形成する。このイオン注入は、たとえば、Ａｓ
+ を注入イオンとして、５０ＫｅＶ、４×１０15ｃｍ-2
の条件下で行なう。この後フォトレジストパターン２１
ａを除去する。
【０１３４】次に、図５８に示すように、層間絶縁膜３
２を形成した後、その層間絶縁膜３２の所定領域にコン
タクトホール３３を形成する。各コンタクトホール３３
内にタングステン膜からなる金属膜３４を埋込んだ後、
その各々の金属膜３４の上面にそれぞれアルミニウムな
どからなる金属配線３５を形成する。これにより、実施
の形態１０によるＢｉＣＭＯＳ素子が完成される。
２を形成した後、その層間絶縁膜３２の所定領域にコン
タクトホール３３を形成する。各コンタクトホール３３
内にタングステン膜からなる金属膜３４を埋込んだ後、
その各々の金属膜３４の上面にそれぞれアルミニウムな
どからなる金属配線３５を形成する。これにより、実施
の形態１０によるＢｉＣＭＯＳ素子が完成される。
【０１３５】上記した実施の形態１０の製造プロセスで
は、バイポーラトランジスタのベース・エミッタ活性領
域（Ａ１）形成時に、最終的にゲート電極の一部となる
ポリシリコン膜１３４を含む積層膜によってＣＭＯＳト
ランジスタ部（Ｂ，Ｃ）とコレクタウォール部（Ａ２）
とを覆うことによって、ゲート電極の形成とエッチング
保護膜の形成とを兼ねることができる。この結果、製造
プロセスを簡略化しながら、バイポーラトランジスタの
ベース・エミッタ活性領域（Ａ１）形成時にＣＭＯＳト
ランジスタ部（Ｂ，Ｃ）とコレクタウォール部（Ａ２）
とのエッチングダメージを低減することができる。ま
た、図５１に示した工程において、エミッタ用開口Ｅ１
内の外部ベース引出し電極２３の側面にサイドウォール
スペーサ４７を形成するためのエッチングの際に、ＣＭ
ＯＳトランジスタ部のエッチング保護膜としてのＣＶＤ
酸化膜４１も同時に除去するので、サイドウォールスペ
ーサ４７の形成とエッチング保護膜としてのＣＶＤ酸化
膜４１の除去とを同時に行なうことができる。これによ
り、製造プロセスをより簡略化することができる。な
お、図５４に示したように、エミッタ電極２６ｃとゲー
ト電極１３ｅとを同時に形成することができるので、こ
れによっても製造プロセスを簡略化することができる。
は、バイポーラトランジスタのベース・エミッタ活性領
域（Ａ１）形成時に、最終的にゲート電極の一部となる
ポリシリコン膜１３４を含む積層膜によってＣＭＯＳト
ランジスタ部（Ｂ，Ｃ）とコレクタウォール部（Ａ２）
とを覆うことによって、ゲート電極の形成とエッチング
保護膜の形成とを兼ねることができる。この結果、製造
プロセスを簡略化しながら、バイポーラトランジスタの
ベース・エミッタ活性領域（Ａ１）形成時にＣＭＯＳト
ランジスタ部（Ｂ，Ｃ）とコレクタウォール部（Ａ２）
とのエッチングダメージを低減することができる。ま
た、図５１に示した工程において、エミッタ用開口Ｅ１
内の外部ベース引出し電極２３の側面にサイドウォール
スペーサ４７を形成するためのエッチングの際に、ＣＭ
ＯＳトランジスタ部のエッチング保護膜としてのＣＶＤ
酸化膜４１も同時に除去するので、サイドウォールスペ
ーサ４７の形成とエッチング保護膜としてのＣＶＤ酸化
膜４１の除去とを同時に行なうことができる。これによ
り、製造プロセスをより簡略化することができる。な
お、図５４に示したように、エミッタ電極２６ｃとゲー
ト電極１３ｅとを同時に形成することができるので、こ
れによっても製造プロセスを簡略化することができる。
【０１３６】このように、実施の形態１０による製造プ
ロセスでは、製造プロセスを簡略化しながら、バイポー
ラトランジスタ部（Ａ）およびＣＭＯＳトランジスタ部
（Ｂ，Ｃ）のエッチングダメージを低減することができ
る。さらに、バイポーラトランジスタ部（Ａ）をＣＭＯ
Ｓトランジスタ部（Ｂ，Ｃ）よりも先に形成するので、
ＣＭＯＳトランジスタ部（Ｂ，Ｃ）の形成時の熱処理が
バイポーラトランジスタ部（Ａ）のエミッタ・ベース活
性領域（Ａ１）にも加わる。このため、エミッタ・ベー
ス領域の活性化率が高くなり、その結果、バイポーラト
ランジスタの高い電流増幅率（ｈFE）および大きな電流
が得られる。
ロセスでは、製造プロセスを簡略化しながら、バイポー
ラトランジスタ部（Ａ）およびＣＭＯＳトランジスタ部
（Ｂ，Ｃ）のエッチングダメージを低減することができ
る。さらに、バイポーラトランジスタ部（Ａ）をＣＭＯ
Ｓトランジスタ部（Ｂ，Ｃ）よりも先に形成するので、
ＣＭＯＳトランジスタ部（Ｂ，Ｃ）の形成時の熱処理が
バイポーラトランジスタ部（Ａ）のエミッタ・ベース活
性領域（Ａ１）にも加わる。このため、エミッタ・ベー
ス領域の活性化率が高くなり、その結果、バイポーラト
ランジスタの高い電流増幅率（ｈFE）および大きな電流
が得られる。
【０１３７】（実施の形態１１）図５９〜図６７は、本
発明の実施の形態１１によるＢｉＣＭＯＳ素子の製造プ
ロセスを説明するための断面図である。図５９〜図６７
を参照して、以下に実施の形態１１によるＢｉＣＭＯＳ
素子の製造プロセスについて説明する。
発明の実施の形態１１によるＢｉＣＭＯＳ素子の製造プ
ロセスを説明するための断面図である。図５９〜図６７
を参照して、以下に実施の形態１１によるＢｉＣＭＯＳ
素子の製造プロセスについて説明する。
【０１３８】まず、図１および図２に示した実施の形態
１と同様の製造プロセスにより図２の形状を形成する。
この後、ＣＶＤ酸化膜４１上の所定領域に図５９に示さ
れるようなフォトレジストパターン５８を形成する。フ
ォトレジストパターン５８をマスクとしてＣＶＤ酸化膜
４１、窒化膜４０およびポリシリコン膜１３４ならびに
ゲート酸化膜１２をドライエッチングすることによっ
て、バイポーラトランジスタ部のベース・エミッタ活性
領域（Ａ１）とポリシリコン抵抗部（Ｄ）とに位置する
部分を除去する。この後フォトレジストパターン５８を
除去する。
１と同様の製造プロセスにより図２の形状を形成する。
この後、ＣＶＤ酸化膜４１上の所定領域に図５９に示さ
れるようなフォトレジストパターン５８を形成する。フ
ォトレジストパターン５８をマスクとしてＣＶＤ酸化膜
４１、窒化膜４０およびポリシリコン膜１３４ならびに
ゲート酸化膜１２をドライエッチングすることによっ
て、バイポーラトランジスタ部のベース・エミッタ活性
領域（Ａ１）とポリシリコン抵抗部（Ｄ）とに位置する
部分を除去する。この後フォトレジストパターン５８を
除去する。
【０１３９】次に、図６０に示すように、全面にポリシ
リコン膜２３ａを１０００Å程度の厚みで堆積した後、
Ｐ型不純物６６６６をイオン注入する。この注入は、た
とえば、ＢＦ2 + を注入イオンとして、４０ＫｅＶ、３
×１０13ｃｍ-2の条件下で行なう。この注入は、後に形
成されるＰ型ポリシリコン抵抗３０ｄの抵抗値を決定す
るためのものである。したがって、そのポリシリコン抵
抗３０ｄの抵抗値に合せて、イオン注入の注入量および
注入エネルギを調節する必要がある。
リコン膜２３ａを１０００Å程度の厚みで堆積した後、
Ｐ型不純物６６６６をイオン注入する。この注入は、た
とえば、ＢＦ2 + を注入イオンとして、４０ＫｅＶ、３
×１０13ｃｍ-2の条件下で行なう。この注入は、後に形
成されるＰ型ポリシリコン抵抗３０ｄの抵抗値を決定す
るためのものである。したがって、そのポリシリコン抵
抗３０ｄの抵抗値に合せて、イオン注入の注入量および
注入エネルギを調節する必要がある。
【０１４０】次に、図６１に示すように、Ｐ型ポリシリ
コン抵抗３０ｄが形成される位置上にフォトレジストパ
ターン４８を形成する。フォトレジストパターン４８を
マスクとしてポリシリコン膜２３ａにＰ型不純物７７７
７を注入する。上記したＰ型不純物６６６６の注入と、
Ｐ型不純物７７７７の注入とによって、最終的に形成さ
れる外部ベース引出し電極２３の不純物注入量が決定さ
れる。この後フォトレジストパターン４８を除去する。
コン抵抗３０ｄが形成される位置上にフォトレジストパ
ターン４８を形成する。フォトレジストパターン４８を
マスクとしてポリシリコン膜２３ａにＰ型不純物７７７
７を注入する。上記したＰ型不純物６６６６の注入と、
Ｐ型不純物７７７７の注入とによって、最終的に形成さ
れる外部ベース引出し電極２３の不純物注入量が決定さ
れる。この後フォトレジストパターン４８を除去する。
【０１４１】次に、ポリシリコン膜２３ａ上の全面にＣ
ＶＤ酸化膜（図示せず）を３０００Å程度の厚みで堆積
した後、そのＣＶＤ酸化膜上の所定領域に図６２に示さ
れるようなフォトレジストパターン５９ａを形成する。
このフォトレジストパターン５９ａをマスクとしてドラ
イエッチングを行なうことによって、外部ベース引出し
電極２３とＰ型ポリシリコン抵抗３０ｄと、ＣＶＤ酸化
膜２２ａとを同時に形成する。このとき、エミッタ用開
口Ｅ１も同時に形成される。この後フォトレジストパタ
ーン５９ａを除去する。
ＶＤ酸化膜（図示せず）を３０００Å程度の厚みで堆積
した後、そのＣＶＤ酸化膜上の所定領域に図６２に示さ
れるようなフォトレジストパターン５９ａを形成する。
このフォトレジストパターン５９ａをマスクとしてドラ
イエッチングを行なうことによって、外部ベース引出し
電極２３とＰ型ポリシリコン抵抗３０ｄと、ＣＶＤ酸化
膜２２ａとを同時に形成する。このとき、エミッタ用開
口Ｅ１も同時に形成される。この後フォトレジストパタ
ーン５９ａを除去する。
【０１４２】これ以降、図５０〜図５３に示した実施の
形態１０のプロセスと同様のプロセスを経て、図６３に
示されるようなゲート電極１３ｅとエミッタ電極２６ｃ
とが同時にパターニングされる。この後、図６３に示す
ように、バイポーラトランジスタ部（Ａ１およびＡ２）
と、ＮＭＯＳトランジスタ部（Ｃ）と、ポリシリコン抵
抗部（Ｄ）とを覆うようにフォトレジストパターン１６
ｃを形成する。フォトレジストパターン１６ｃと、ＰＭ
ＯＳトランジスタ部（Ｂ）のゲート電極１３ｅとをマス
クとして、Ｎ型ウェル領域９の表面にＰ型不純物１１１
をイオン注入することによって、低濃度のＰ- 型ソース
／ドレイン領域１５ａを形成する。この注入は、たとえ
ば、ＢＦ2 + を注入イオンとして、２５ＫｅＶ、７×１
０13ｃｍ -2の条件下で行なう。この後フォトレジストパ
ターン１６ｃを除去する。
形態１０のプロセスと同様のプロセスを経て、図６３に
示されるようなゲート電極１３ｅとエミッタ電極２６ｃ
とが同時にパターニングされる。この後、図６３に示す
ように、バイポーラトランジスタ部（Ａ１およびＡ２）
と、ＮＭＯＳトランジスタ部（Ｃ）と、ポリシリコン抵
抗部（Ｄ）とを覆うようにフォトレジストパターン１６
ｃを形成する。フォトレジストパターン１６ｃと、ＰＭ
ＯＳトランジスタ部（Ｂ）のゲート電極１３ｅとをマス
クとして、Ｎ型ウェル領域９の表面にＰ型不純物１１１
をイオン注入することによって、低濃度のＰ- 型ソース
／ドレイン領域１５ａを形成する。この注入は、たとえ
ば、ＢＦ2 + を注入イオンとして、２５ＫｅＶ、７×１
０13ｃｍ -2の条件下で行なう。この後フォトレジストパ
ターン１６ｃを除去する。
【０１４３】次に、図６４に示すように、バイポーラト
ランジスタ部（Ａ１およびＡ２）と、ＮＭＯＳトランジ
スタ部（Ｂ）と、ポリシリコン抵抗部（Ｄ）とを覆うよ
うにフォトレジストパターン１８ｃを形成する。フォト
レジストパターン１８ｃと、ＮＭＯＳトランジスタ部
（Ｃ）のゲート電極１３ｅとをマスクとして、Ｐ型ウェ
ル領域１０の表面にＮ型不純物２２２をイオン注入する
ことによって、低濃度のＮ- 型ソース／ドレイン領域１
７ａを形成する。この注入は、たとえば、Ａｓ+を注入
イオンとして、６０ＫｅＶ、３×１０13ｃｍ-2の条件下
で行なう。この後フォトレジストパターン１８ｃを除去
する。
ランジスタ部（Ａ１およびＡ２）と、ＮＭＯＳトランジ
スタ部（Ｂ）と、ポリシリコン抵抗部（Ｄ）とを覆うよ
うにフォトレジストパターン１８ｃを形成する。フォト
レジストパターン１８ｃと、ＮＭＯＳトランジスタ部
（Ｃ）のゲート電極１３ｅとをマスクとして、Ｐ型ウェ
ル領域１０の表面にＮ型不純物２２２をイオン注入する
ことによって、低濃度のＮ- 型ソース／ドレイン領域１
７ａを形成する。この注入は、たとえば、Ａｓ+を注入
イオンとして、６０ＫｅＶ、３×１０13ｃｍ-2の条件下
で行なう。この後フォトレジストパターン１８ｃを除去
する。
【０１４４】次に、ＣＶＤ酸化膜（図示せず）を２００
０Å程度の厚みで形成した後そのＣＶＤ酸化膜をドライ
エッチングすることによって、ゲート電極１３ｅの側面
部分に、図６５に示されるような、サイドウォールスペ
ーサ１９を形成する。この後、バイポーラトランジスタ
部（Ａ１およびＡ２）と、ＮＭＯＳトランジスタ部
（Ｃ）と、ポリシリコン抵抗部（Ｄ）とを覆うようにフ
ォトレジストパターン２０ｃを形成する。フォトレジス
トパターン２０ｃと、ＰＭＯＳトランジスタ部（Ｂ）の
ゲート電極１３ｅおよびサイドウォールスペーサ１９と
をマスクとして、Ｎ型ウェル領域９の表面にＰ型不純物
３３３をイオン注入することによって、高濃度のＰ+ 型
ソース／ドレイン領域１５ｂを形成する。この注入は、
たとえば、ＢＦ2 + を注入イオンとして、２０ＫｅＶ、
４×１０15ｃｍ-2の条件下で行なう。この後フォトレジ
ストパターン２０ｃを除去する。
０Å程度の厚みで形成した後そのＣＶＤ酸化膜をドライ
エッチングすることによって、ゲート電極１３ｅの側面
部分に、図６５に示されるような、サイドウォールスペ
ーサ１９を形成する。この後、バイポーラトランジスタ
部（Ａ１およびＡ２）と、ＮＭＯＳトランジスタ部
（Ｃ）と、ポリシリコン抵抗部（Ｄ）とを覆うようにフ
ォトレジストパターン２０ｃを形成する。フォトレジス
トパターン２０ｃと、ＰＭＯＳトランジスタ部（Ｂ）の
ゲート電極１３ｅおよびサイドウォールスペーサ１９と
をマスクとして、Ｎ型ウェル領域９の表面にＰ型不純物
３３３をイオン注入することによって、高濃度のＰ+ 型
ソース／ドレイン領域１５ｂを形成する。この注入は、
たとえば、ＢＦ2 + を注入イオンとして、２０ＫｅＶ、
４×１０15ｃｍ-2の条件下で行なう。この後フォトレジ
ストパターン２０ｃを除去する。
【０１４５】次に、図６６に示すように、バイポーラト
ランジスタ部（Ａ１およびＡ２）と、ＰＭＯＳトランジ
スタ部（Ｂ）と、ポリシリコン抵抗部（Ｄ）とを覆うよ
うにフォトレジストパターン２１ｃを形成する。フォト
レジストパターン２１ｃと、ＮＭＯＳトランジスタ部
（Ｃ）のゲート電極１３ｅおよびサイドウォールスペー
サ１９とをマスクとして、Ｐ型ウェル領域１０の表面に
Ｎ型不純物４４４を注入することによって、高濃度のＮ
+ 型ソース／ドレイン領域１７ｂを形成する。この注入
は、たとえば、Ａｓ+ を注入イオンとして、５０Ｋｅ
Ｖ、４×１０15ｃｍ -2の条件下で行なう。この後フォト
レジストパターン２１ｃを除去する。
ランジスタ部（Ａ１およびＡ２）と、ＰＭＯＳトランジ
スタ部（Ｂ）と、ポリシリコン抵抗部（Ｄ）とを覆うよ
うにフォトレジストパターン２１ｃを形成する。フォト
レジストパターン２１ｃと、ＮＭＯＳトランジスタ部
（Ｃ）のゲート電極１３ｅおよびサイドウォールスペー
サ１９とをマスクとして、Ｐ型ウェル領域１０の表面に
Ｎ型不純物４４４を注入することによって、高濃度のＮ
+ 型ソース／ドレイン領域１７ｂを形成する。この注入
は、たとえば、Ａｓ+ を注入イオンとして、５０Ｋｅ
Ｖ、４×１０15ｃｍ -2の条件下で行なう。この後フォト
レジストパターン２１ｃを除去する。
【０１４６】次に、図６７に示すように、層間絶縁膜３
２を形成した後その層間絶縁膜３２の所定領域にコンタ
クトホール３３を形成する。各コンタクトホール３３内
を埋込むようにタングステンなどからなる金属膜３４を
形成した後、その各々の金属膜３４の上面にそれぞれア
ルミニウムなどからなる金属配線３５を形成する。これ
により、実施の形態１１によるＢｉＣＭＯＳ素子が完成
される。
２を形成した後その層間絶縁膜３２の所定領域にコンタ
クトホール３３を形成する。各コンタクトホール３３内
を埋込むようにタングステンなどからなる金属膜３４を
形成した後、その各々の金属膜３４の上面にそれぞれア
ルミニウムなどからなる金属配線３５を形成する。これ
により、実施の形態１１によるＢｉＣＭＯＳ素子が完成
される。
【０１４７】ここで、実施の形態１１による製造プロセ
スでは、図６２に示したように、外部ベース電極２３と
ポリシリコン抵抗３０ｄとが同時に形成されるので、ポ
リシリコン抵抗３０ｄを別個に形成する場合に比べて、
ポリシリコン膜の形成工程およびドライエッチング工程
をそれぞれ１回ずつ削減することができる。これによ
り、製造プロセスを簡略化しながらドライエッチング工
程を減らすことができるので、ドライエッチングによる
ダメージも低減させることができる。
スでは、図６２に示したように、外部ベース電極２３と
ポリシリコン抵抗３０ｄとが同時に形成されるので、ポ
リシリコン抵抗３０ｄを別個に形成する場合に比べて、
ポリシリコン膜の形成工程およびドライエッチング工程
をそれぞれ１回ずつ削減することができる。これによ
り、製造プロセスを簡略化しながらドライエッチング工
程を減らすことができるので、ドライエッチングによる
ダメージも低減させることができる。
【０１４８】（実施の形態１２）図６８〜図７１は、本
発明の実施の形態１２によるＢｉＣＭＯＳ素子の製造プ
ロセスを説明するための断面図である。図６８〜図７１
を参照して、以下に実施の形態１２による製造プロセス
を説明する。
発明の実施の形態１２によるＢｉＣＭＯＳ素子の製造プ
ロセスを説明するための断面図である。図６８〜図７１
を参照して、以下に実施の形態１２による製造プロセス
を説明する。
【０１４９】まず、実施の形態１１のプロセスで説明し
たプロセスと同様のプロセスによって図５９に示す形状
までを形成する。その後フォトレジストパターン５８を
除去する。
たプロセスと同様のプロセスによって図５９に示す形状
までを形成する。その後フォトレジストパターン５８を
除去する。
【０１５０】次に、図６８に示すように、全面にポリシ
リコン膜２３ａを１０００Å程度の厚みで堆積した後、
ポリシリコン膜２３ａにＰ型不純物６６６６を注入す
る。この注入は、たとえば、Ａｓ+ を注入イオンとし
て、５０ＫｅＶ、１×１０16ｃｍ -2の条件下で行なう。
この注入は、後に形成される第１のＰ型ポリシリコン抵
抗３０ｄの抵抗値を決定するためのものである。したが
って、第１のＰ型ポリシリコン抵抗３０ｄの抵抗値に合
せて、注入量および注入エネルギを調節する必要があ
る。
リコン膜２３ａを１０００Å程度の厚みで堆積した後、
ポリシリコン膜２３ａにＰ型不純物６６６６を注入す
る。この注入は、たとえば、Ａｓ+ を注入イオンとし
て、５０ＫｅＶ、１×１０16ｃｍ -2の条件下で行なう。
この注入は、後に形成される第１のＰ型ポリシリコン抵
抗３０ｄの抵抗値を決定するためのものである。したが
って、第１のＰ型ポリシリコン抵抗３０ｄの抵抗値に合
せて、注入量および注入エネルギを調節する必要があ
る。
【０１５１】次に、図６９に示すように、後に形成され
る第１のＰ型ポリシリコン抵抗３０ｄとなる領域を覆う
ようにフォトレジストパターン４８を形成する。フォト
レジストパターン４８をマスクとしてポリシリコン膜２
３ａにＰ型不純物７７７７を注入する。このＰ型不純物
７７７７と、前工程のＰ型不純物６６６６との注入量が
決定される。また、Ｐ型不純物６６６６と７７７７の２
回の注入が行なわれたポリシリコン膜２３ａの部分は後
の工程において第２のＰ型ポリシリコン抵抗３０ｅと外
部ベース引出し電極２３とになる。
る第１のＰ型ポリシリコン抵抗３０ｄとなる領域を覆う
ようにフォトレジストパターン４８を形成する。フォト
レジストパターン４８をマスクとしてポリシリコン膜２
３ａにＰ型不純物７７７７を注入する。このＰ型不純物
７７７７と、前工程のＰ型不純物６６６６との注入量が
決定される。また、Ｐ型不純物６６６６と７７７７の２
回の注入が行なわれたポリシリコン膜２３ａの部分は後
の工程において第２のＰ型ポリシリコン抵抗３０ｅと外
部ベース引出し電極２３とになる。
【０１５２】次に、ポリシリコン膜２３ａ上の全面にＣ
ＶＤ酸化膜（図示せず）を３０００Å程度の厚みで堆積
した後、そのＣＶＤ酸化膜上の所定領域にフォトレジス
トパターン５９ｂ（図７０参照）を形成する。そのフォ
トレジストパターン５９ｂをマスクとして下層のＣＶＤ
酸化膜とポリシリコン膜２３ａ（図６９参照）をドライ
エッチングすることによって、図７０に示されるよう
な、外部ベース引出し電極２３と第１のＰ型ポリシリコ
ン抵抗３０ｄと第２のＰ型ポリシリコン抵抗３０ｅと、
それらの上のＣＶＤ酸化膜２２ａとが形成される。この
際、エミッタ用開口Ｅ１も形成される。この後フォトレ
ジストパターン５９ｂを除去する。
ＶＤ酸化膜（図示せず）を３０００Å程度の厚みで堆積
した後、そのＣＶＤ酸化膜上の所定領域にフォトレジス
トパターン５９ｂ（図７０参照）を形成する。そのフォ
トレジストパターン５９ｂをマスクとして下層のＣＶＤ
酸化膜とポリシリコン膜２３ａ（図６９参照）をドライ
エッチングすることによって、図７０に示されるよう
な、外部ベース引出し電極２３と第１のＰ型ポリシリコ
ン抵抗３０ｄと第２のＰ型ポリシリコン抵抗３０ｅと、
それらの上のＣＶＤ酸化膜２２ａとが形成される。この
際、エミッタ用開口Ｅ１も形成される。この後フォトレ
ジストパターン５９ｂを除去する。
【０１５３】次に、図６３〜図６７に示した実施の形態
１０と同様の製造プロセスを経て、図７１に示した実施
の形態１２によるＢｉＣＭＯＳ素子が完成される。
１０と同様の製造プロセスを経て、図７１に示した実施
の形態１２によるＢｉＣＭＯＳ素子が完成される。
【０１５４】上記した実施の形態１２によるプロセスで
は、同一のポリシリコン膜２３ａをパターニングするこ
とによって、外部ベース引出し電極２３と、第１のＰ型
ポリシリコン抵抗３０ｄと、第２のＰ型ポリシリコン抵
抗３０ｅとを同時に形成する。これにより、それらを別
個の工程で形成した場合に比べて、膜形成工程およびド
ライエッチング工程をそれぞれ２回ずつ削減することが
できる。これにより製造プロセスを簡略化することがで
きるとともにエッチングダメージを低減することができ
る。また、実施の形態４と同様、１つのポリシリコン膜
２３ａから２つの異なる抵抗値の第１および第２のＰ型
ポリシリコン抵抗３０ｄおよび３０ｅを形成することが
できるので、実施の形態４と同様、高集積化に適した製
造プロセスである。
は、同一のポリシリコン膜２３ａをパターニングするこ
とによって、外部ベース引出し電極２３と、第１のＰ型
ポリシリコン抵抗３０ｄと、第２のＰ型ポリシリコン抵
抗３０ｅとを同時に形成する。これにより、それらを別
個の工程で形成した場合に比べて、膜形成工程およびド
ライエッチング工程をそれぞれ２回ずつ削減することが
できる。これにより製造プロセスを簡略化することがで
きるとともにエッチングダメージを低減することができ
る。また、実施の形態４と同様、１つのポリシリコン膜
２３ａから２つの異なる抵抗値の第１および第２のＰ型
ポリシリコン抵抗３０ｄおよび３０ｅを形成することが
できるので、実施の形態４と同様、高集積化に適した製
造プロセスである。
【０１５５】（実施の形態１３）図７２〜図７５は、本
発明の実施の形態１３によるＢｉＣＭＯＳ素子の製造プ
ロセスを示した断面図である。図７２〜図７５を参照し
て、以下に実施の形態１３による製造プロセスについて
説明する。
発明の実施の形態１３によるＢｉＣＭＯＳ素子の製造プ
ロセスを示した断面図である。図７２〜図７５を参照し
て、以下に実施の形態１３による製造プロセスについて
説明する。
【０１５６】まず、図４８〜図５３に示した実施の形態
１０の製造プロセスと同様のプロセスを用いて、図５３
に示す形状を形成する。図５３に示したプロセスにおい
てフォトレジストパターン５７をマスクとしてドライエ
ッチングを行なうことによって、図７２に示されるよう
なゲート電極１３ｅとエミッタ電極２６ｃとを同時に形
成する。この後、図７２に示すように、バイポーラトラ
ンジスタ部（Ａ１およびＡ２）と、ＮＭＯＳトランジス
タ部（Ｃ）と、ポリシリコン抵抗部（Ｄ）とを覆うよう
にフォトレジストパターン１６ｃを形成する。フォトレ
ジストパターン１６ｃと、ＰＭＯＳトランジスタ部
（Ｂ）のゲート電極１３ｅとをマスクとしてＮ型ウェル
領域９の表面にＰ型不純物１１１をイオン注入すること
によって低濃度のＰ- 型ソース／ドレイン領域１５ａを
形成する。この注入は、たとえば、ＢＦ2 + を注入イオ
ンとして、２５ＫｅＶ、７×１０13ｃｍ-2の条件下で行
なう。この後フォトレジストパターン１６ｃを除去す
る。
１０の製造プロセスと同様のプロセスを用いて、図５３
に示す形状を形成する。図５３に示したプロセスにおい
てフォトレジストパターン５７をマスクとしてドライエ
ッチングを行なうことによって、図７２に示されるよう
なゲート電極１３ｅとエミッタ電極２６ｃとを同時に形
成する。この後、図７２に示すように、バイポーラトラ
ンジスタ部（Ａ１およびＡ２）と、ＮＭＯＳトランジス
タ部（Ｃ）と、ポリシリコン抵抗部（Ｄ）とを覆うよう
にフォトレジストパターン１６ｃを形成する。フォトレ
ジストパターン１６ｃと、ＰＭＯＳトランジスタ部
（Ｂ）のゲート電極１３ｅとをマスクとしてＮ型ウェル
領域９の表面にＰ型不純物１１１をイオン注入すること
によって低濃度のＰ- 型ソース／ドレイン領域１５ａを
形成する。この注入は、たとえば、ＢＦ2 + を注入イオ
ンとして、２５ＫｅＶ、７×１０13ｃｍ-2の条件下で行
なう。この後フォトレジストパターン１６ｃを除去す
る。
【０１５７】次に、図７３に示すように、バイポーラト
ランジスタ部のエミッタ・ベース領域Ａ１と、ＰＭＯＳ
トランジスタ部（Ｂ）と、ポリシリコン抵抗部（Ｄ）と
を覆うようにフォトレジストパターン１８ｄを形成す
る。フォトレジストパターン１８ｄと、ＮＭＯＳトラン
ジスタ部（Ｃ）のゲート電極１３ｅとをマスクとして、
Ｎ型不純物２２２をＰ型ウェル領域１０の表面にイオン
注入することによって、低濃度のＮ- 型ソース／ドレイ
ン領域１７ａを形成する。このイオン注入の際に、Ｎ型
不純物２２２は、コレクタウォール領域８の表面にも注
入される。これにより、コレクタウォール領域８の表面
にＮ型不純物領域８ａが形成される。このＮ型不純物２
２２の注入は、たとえば、Ａｓ+ を注入イオンとして、
６０ＫｅＶ、３×１０13ｃｍ-2の条件下で行なう。この
後フォトレジストパターン１８ｄを除去する。
ランジスタ部のエミッタ・ベース領域Ａ１と、ＰＭＯＳ
トランジスタ部（Ｂ）と、ポリシリコン抵抗部（Ｄ）と
を覆うようにフォトレジストパターン１８ｄを形成す
る。フォトレジストパターン１８ｄと、ＮＭＯＳトラン
ジスタ部（Ｃ）のゲート電極１３ｅとをマスクとして、
Ｎ型不純物２２２をＰ型ウェル領域１０の表面にイオン
注入することによって、低濃度のＮ- 型ソース／ドレイ
ン領域１７ａを形成する。このイオン注入の際に、Ｎ型
不純物２２２は、コレクタウォール領域８の表面にも注
入される。これにより、コレクタウォール領域８の表面
にＮ型不純物領域８ａが形成される。このＮ型不純物２
２２の注入は、たとえば、Ａｓ+ を注入イオンとして、
６０ＫｅＶ、３×１０13ｃｍ-2の条件下で行なう。この
後フォトレジストパターン１８ｄを除去する。
【０１５８】次に、図７４に示すように、図５６で説明
した実施の形態１０のプロセスと同様のプロセスを用い
て、ゲート電極１３ｅの側面に図７４に示されるような
サイドウォールスペーサ１９を形成する。そして、バイ
ポーラトランジスタ部（Ａ１およびＡ２）と、ＮＭＯＳ
トランジスタ部（Ｃ）と、ポリシリコン抵抗部（Ｄ）と
を覆うように、フォトレジストパターン２０ｃを形成す
る。フォトレジストパターン２０ｃと、ＰＭＯＳトラン
ジスタ部Ｂのゲート電極１３ｅおよびサイドウォールス
ペーサ１９とをマスクとして、Ｎ型ウェル領域９の表面
にＰ型不純物３３３をイオン注入することによって、高
濃度のＰ+ 型ソース／ドレイン領域１５ｂを形成する。
この注入は、たとえば、ＢＦ2 + を注入イオンとして、
２０ＫｅＶ、４×１０15ｃｍ-2の条件下で行なう。この
後フォトレジストパターン２０ｃを除去する。
した実施の形態１０のプロセスと同様のプロセスを用い
て、ゲート電極１３ｅの側面に図７４に示されるような
サイドウォールスペーサ１９を形成する。そして、バイ
ポーラトランジスタ部（Ａ１およびＡ２）と、ＮＭＯＳ
トランジスタ部（Ｃ）と、ポリシリコン抵抗部（Ｄ）と
を覆うように、フォトレジストパターン２０ｃを形成す
る。フォトレジストパターン２０ｃと、ＰＭＯＳトラン
ジスタ部Ｂのゲート電極１３ｅおよびサイドウォールス
ペーサ１９とをマスクとして、Ｎ型ウェル領域９の表面
にＰ型不純物３３３をイオン注入することによって、高
濃度のＰ+ 型ソース／ドレイン領域１５ｂを形成する。
この注入は、たとえば、ＢＦ2 + を注入イオンとして、
２０ＫｅＶ、４×１０15ｃｍ-2の条件下で行なう。この
後フォトレジストパターン２０ｃを除去する。
【０１５９】次に、図７５に示すように、バイポーラト
ランジスタ部のベース・エミッタ活性領域（Ａ１）と、
ＰＭＯＳトランジスタ部（Ｂ）と、ポリシリコン抵抗部
（Ｄ）とを覆うようにフォトレジストパターン２１ｄを
形成する。フォトレジストパターン２１ｄと、ＮＭＯＳ
トランジスタ部（Ｃ）のゲート電極１３ｅおよびサイド
ウォールスペーサ１９とをマスクとして、Ｐ型ウェル領
域１０の表面にＮ型不純物４４４をイオン注入すること
によって、高濃度のＮ+ 型ソース／ドレイン領域１７ｂ
を形成する。このＮ型不純物４４４は、コレクタウォー
ル領域８の表面にも注入される。これにより、Ｎ型不純
物領域８ｂが形成される。このＮ型不純物４４４の注入
は、たとえば、Ａｓ+ を注入イオンとして、５０Ｋｅ
Ｖ、４×１０15ｃｍ-2の条件下で行なう。この後、実施
の形態１０と同様のプロセスを経て実施の形態１３によ
るＢｉＣＭＯＳ素子が完成される。
ランジスタ部のベース・エミッタ活性領域（Ａ１）と、
ＰＭＯＳトランジスタ部（Ｂ）と、ポリシリコン抵抗部
（Ｄ）とを覆うようにフォトレジストパターン２１ｄを
形成する。フォトレジストパターン２１ｄと、ＮＭＯＳ
トランジスタ部（Ｃ）のゲート電極１３ｅおよびサイド
ウォールスペーサ１９とをマスクとして、Ｐ型ウェル領
域１０の表面にＮ型不純物４４４をイオン注入すること
によって、高濃度のＮ+ 型ソース／ドレイン領域１７ｂ
を形成する。このＮ型不純物４４４は、コレクタウォー
ル領域８の表面にも注入される。これにより、Ｎ型不純
物領域８ｂが形成される。このＮ型不純物４４４の注入
は、たとえば、Ａｓ+ を注入イオンとして、５０Ｋｅ
Ｖ、４×１０15ｃｍ-2の条件下で行なう。この後、実施
の形態１０と同様のプロセスを経て実施の形態１３によ
るＢｉＣＭＯＳ素子が完成される。
【０１６０】ここで、実施の形態１３による製造方法で
は、コレクタウォール領域８の表面にＮ型不純物２２２
および４４４が注入されて、Ｎ型不純物領域８ａおよび
８ｂが形成されるので、実施の形態１０〜１２の効果に
加えて、コレクタ抵抗を低減することができるという効
果を奏する。これにより、バイポーラトランジスタの駆
動性能および高速性能を向上させることができ、その結
果、バイポーラトランジスタの高性能化を図ることがで
きる。
は、コレクタウォール領域８の表面にＮ型不純物２２２
および４４４が注入されて、Ｎ型不純物領域８ａおよび
８ｂが形成されるので、実施の形態１０〜１２の効果に
加えて、コレクタ抵抗を低減することができるという効
果を奏する。これにより、バイポーラトランジスタの駆
動性能および高速性能を向上させることができ、その結
果、バイポーラトランジスタの高性能化を図ることがで
きる。
【０１６１】（実施の形態１４）図７６〜図８０（ａ）
および（ｂ）は、本発明の実施の形態１４によるＢｉＣ
ＭＯＳ素子の製造プロセスを説明するための断面図であ
る。図７６〜図８０を参照して、以下に実施の形態１４
による製造プロセスについて説明する。
および（ｂ）は、本発明の実施の形態１４によるＢｉＣ
ＭＯＳ素子の製造プロセスを説明するための断面図であ
る。図７６〜図８０を参照して、以下に実施の形態１４
による製造プロセスについて説明する。
【０１６２】まず、図４８〜図５２に示した実施の形態
１０による製造プロセスと同様のプロセスを用いて、図
５２に示す製造プロセスまでを完了する。
１０による製造プロセスと同様のプロセスを用いて、図
５２に示す製造プロセスまでを完了する。
【０１６３】この後、実施の形態１０の製造プロセスの
ようにポリシリコン膜１３８上にタングステンシリサイ
ド膜の形成は行なわず、図７６に示すように、ポリシリ
コン膜１３８上の所定領域にフォトレジストパターン５
７を形成する。フォトレジストパターン５７をマスクと
して下層のポリシリコン膜１３８と１３４とゲート酸化
膜１２とをドライエッチングする。これにより、図７７
に示されたようなゲート電極１３ｆとエミッタ電極２６
ｄとが同時に形成される。
ようにポリシリコン膜１３８上にタングステンシリサイ
ド膜の形成は行なわず、図７６に示すように、ポリシリ
コン膜１３８上の所定領域にフォトレジストパターン５
７を形成する。フォトレジストパターン５７をマスクと
して下層のポリシリコン膜１３８と１３４とゲート酸化
膜１２とをドライエッチングする。これにより、図７７
に示されたようなゲート電極１３ｆとエミッタ電極２６
ｄとが同時に形成される。
【０１６４】この後、図６３〜図６６に示した実施の形
態１１による製造プロセスと同様のプロセスを経て、図
７７に示されるようなＣＭＯＳトランジスタのソース／
ドレイン領域１５および１７が形成される。また、外部
ベース引出し電極２３およびＣＶＤ酸化膜２２ａの側面
に、サイドウォールスペーサ６１ａおよび６１ｂが形成
されている。さらに、ポリシリコン抵抗３０ｄの側面と
その上のＣＶＤ酸化膜２２ａの側面とにサイドウォール
スペーサ６２が形成されている。
態１１による製造プロセスと同様のプロセスを経て、図
７７に示されるようなＣＭＯＳトランジスタのソース／
ドレイン領域１５および１７が形成される。また、外部
ベース引出し電極２３およびＣＶＤ酸化膜２２ａの側面
に、サイドウォールスペーサ６１ａおよび６１ｂが形成
されている。さらに、ポリシリコン抵抗３０ｄの側面と
その上のＣＶＤ酸化膜２２ａの側面とにサイドウォール
スペーサ６２が形成されている。
【０１６５】この状態から、全面にＣＶＤ酸化膜（図示
せず）を形成した後、そのＣＶＤ酸化膜上の金属シリサ
イド膜３９が形成されない領域にフォトレジストパター
ン５０を図７８に示すように形成する。このフォトレジ
ストパターン５０をマスクとして下層のＣＶＤ酸化膜を
ドライエッチングすることによって、図７８（ａ）およ
び（ｂ）に示されるようなＣＶＤ酸化膜６０が形成され
る。この後フォトレジストパターン５０を除去する。
せず）を形成した後、そのＣＶＤ酸化膜上の金属シリサ
イド膜３９が形成されない領域にフォトレジストパター
ン５０を図７８に示すように形成する。このフォトレジ
ストパターン５０をマスクとして下層のＣＶＤ酸化膜を
ドライエッチングすることによって、図７８（ａ）およ
び（ｂ）に示されるようなＣＶＤ酸化膜６０が形成され
る。この後フォトレジストパターン５０を除去する。
【０１６６】次に、全面にたとえばＣｏなどの金属膜を
堆積した後数回のランプアニールを行なう。これによ
り、シリコン上およびポリシリコン上に位置する金属膜
を金属シリサイド膜に変化させる。この後金属シリサイ
ド膜に変化しなかった金属膜の部分を除去することによ
って、シリコン上およびポリシリコン上のみに図７９に
示されるような金属シリサイド膜３９が形成される。ま
た、金属シリサイド膜３９が形成されたバイポーラトラ
ンジスタおよびＣＭＯＳトランジスタと、金属シリサイ
ド膜３９が形成されないバイポーラトランジスタおよび
ＣＭＯＳトランジスタとを選択的に形成することができ
る。また、エミッタ電極２６ｄの表面に形成された金属
シリサイド膜３９と外部ベース引出し電極２３の表面に
形成された金属シリサイド膜３９とは、サイドウォール
スペーサ１９およびＣＶＤ酸化膜２２ａによって隔てら
れている。これにより、エミッタ電極２６ｄと外部ベー
ス引出し電極２３との間でショートが発生するのを防止
することができる。
堆積した後数回のランプアニールを行なう。これによ
り、シリコン上およびポリシリコン上に位置する金属膜
を金属シリサイド膜に変化させる。この後金属シリサイ
ド膜に変化しなかった金属膜の部分を除去することによ
って、シリコン上およびポリシリコン上のみに図７９に
示されるような金属シリサイド膜３９が形成される。ま
た、金属シリサイド膜３９が形成されたバイポーラトラ
ンジスタおよびＣＭＯＳトランジスタと、金属シリサイ
ド膜３９が形成されないバイポーラトランジスタおよび
ＣＭＯＳトランジスタとを選択的に形成することができ
る。また、エミッタ電極２６ｄの表面に形成された金属
シリサイド膜３９と外部ベース引出し電極２３の表面に
形成された金属シリサイド膜３９とは、サイドウォール
スペーサ１９およびＣＶＤ酸化膜２２ａによって隔てら
れている。これにより、エミッタ電極２６ｄと外部ベー
ス引出し電極２３との間でショートが発生するのを防止
することができる。
【０１６７】この後、図８０に示したように、層間絶縁
膜３２を形成した後、その層間絶縁膜３２の所定領域に
コンタクトホール３３を形成する。各コンタクトホール
３３内にタングステンなどからなる金属膜３４を埋込ん
だ後、各金属膜３４の上面にそれぞれアルミニウムなど
からなる金属配線３５を形成する。これにより、実施の
形態１４によるＢｉＣＭＯＳ素子が完成される。
膜３２を形成した後、その層間絶縁膜３２の所定領域に
コンタクトホール３３を形成する。各コンタクトホール
３３内にタングステンなどからなる金属膜３４を埋込ん
だ後、各金属膜３４の上面にそれぞれアルミニウムなど
からなる金属配線３５を形成する。これにより、実施の
形態１４によるＢｉＣＭＯＳ素子が完成される。
【０１６８】この実施の形態１４による製造プロセスで
は、上述した実施の形態６と同様、バイポーラトランジ
スタの外部ベース引出し電極２３の形成時にポリシリコ
ン膜１３４、窒化膜４０およびＣＶＤ酸化膜４１からな
る積層膜によってエミッタ・ベース活性領域（Ａ１）以
外が覆われているので、フィールド酸化膜７の膜減り量
が減少する。これにより、図１１２に示したようにＮＭ
ＯＳトランジスタ部（Ｃ）のソース／ドレイン領域１７
とＰＭＯＳトランジスタ部（Ｂ）のソース／ドレイン領
域１５との間が金属シリサイド膜３９でつながってショ
ートするなどの不都合を防止することができる。さら
に、金属シリサイド膜３９の形成された低抵抗の高速な
バイポーラトランジスタおよびＣＭＯＳトランジスタ
と、金属シリサイド膜３９の形成されない通常のトラン
ジスタとを同時に形成することができる。
は、上述した実施の形態６と同様、バイポーラトランジ
スタの外部ベース引出し電極２３の形成時にポリシリコ
ン膜１３４、窒化膜４０およびＣＶＤ酸化膜４１からな
る積層膜によってエミッタ・ベース活性領域（Ａ１）以
外が覆われているので、フィールド酸化膜７の膜減り量
が減少する。これにより、図１１２に示したようにＮＭ
ＯＳトランジスタ部（Ｃ）のソース／ドレイン領域１７
とＰＭＯＳトランジスタ部（Ｂ）のソース／ドレイン領
域１５との間が金属シリサイド膜３９でつながってショ
ートするなどの不都合を防止することができる。さら
に、金属シリサイド膜３９の形成された低抵抗の高速な
バイポーラトランジスタおよびＣＭＯＳトランジスタ
と、金属シリサイド膜３９の形成されない通常のトラン
ジスタとを同時に形成することができる。
【０１６９】（実施の形態１５）図８１〜図８３（ａ）
および（ｂ）は、本発明の実施の形態１５によるＢｉＣ
ＭＯＳ素子の製造プロセスを説明するための断面図であ
る。図８１〜図８３を参照して、以下に実施の形態１５
による製造プロセスについて説明する。
および（ｂ）は、本発明の実施の形態１５によるＢｉＣ
ＭＯＳ素子の製造プロセスを説明するための断面図であ
る。図８１〜図８３を参照して、以下に実施の形態１５
による製造プロセスについて説明する。
【０１７０】まず、実施の形態１４と同様、エミッタ電
極用のポリシリコン膜１３８を堆積した後Ｎ型不純物５
５５を注入する。この場合ポリシリコン膜１３８上には
タングステンシリサイド膜は堆積しない。続いて、ポリ
シリコン膜１３８の表面上にＣＶＤ酸化膜６３を堆積し
た後、そのＣＶＤ酸化膜６３上の所定領域にフォトレジ
ストパターン５７を形成する。フォトレジストパターン
５７をマスクとしてパターニングすることによって、図
８２（ａ）および（ｂ）に示されるように、ゲート電極
１３ｆとエミッタ電極２６ｄとを同時に形成する。
極用のポリシリコン膜１３８を堆積した後Ｎ型不純物５
５５を注入する。この場合ポリシリコン膜１３８上には
タングステンシリサイド膜は堆積しない。続いて、ポリ
シリコン膜１３８の表面上にＣＶＤ酸化膜６３を堆積し
た後、そのＣＶＤ酸化膜６３上の所定領域にフォトレジ
ストパターン５７を形成する。フォトレジストパターン
５７をマスクとしてパターニングすることによって、図
８２（ａ）および（ｂ）に示されるように、ゲート電極
１３ｆとエミッタ電極２６ｄとを同時に形成する。
【０１７１】この後、図６３〜図６６に示した実施の形
態１１の製造プロセスと同様のプロセスを経て、ＣＭＯ
Ｓトランジスタのソース／ドレイン領域１５および１７
が形成される。この後、全面にＣＶＤ酸化膜（図示せ
ず）を１０００Å程度の厚みで堆積した後、そのＣＶＤ
酸化膜上の所定領域にフォトレジストパターン５０を形
成する。このフォトレジストパターン５０は、後のプロ
セスで金属シリサイド膜３９が形成されない領域を覆う
ように形成する。フォトレジストパターン５０をマスク
としてパターニングを行なうことによって、図８２
（ａ）および（ｂ）に示されるような形状のＣＶＤ酸化
膜６０が形成される。この後フォトレジストパターン５
０を除去する。次に、図７９（ａ）および（ｂ）に示し
た実施の形態１４と同じプロセスを経て、図８３（ａ）
および（ｂ）に示されるような実施の形態１５によるＢ
ｉＣＭＯＳ素子が完成される。
態１１の製造プロセスと同様のプロセスを経て、ＣＭＯ
Ｓトランジスタのソース／ドレイン領域１５および１７
が形成される。この後、全面にＣＶＤ酸化膜（図示せ
ず）を１０００Å程度の厚みで堆積した後、そのＣＶＤ
酸化膜上の所定領域にフォトレジストパターン５０を形
成する。このフォトレジストパターン５０は、後のプロ
セスで金属シリサイド膜３９が形成されない領域を覆う
ように形成する。フォトレジストパターン５０をマスク
としてパターニングを行なうことによって、図８２
（ａ）および（ｂ）に示されるような形状のＣＶＤ酸化
膜６０が形成される。この後フォトレジストパターン５
０を除去する。次に、図７９（ａ）および（ｂ）に示し
た実施の形態１４と同じプロセスを経て、図８３（ａ）
および（ｂ）に示されるような実施の形態１５によるＢ
ｉＣＭＯＳ素子が完成される。
【０１７２】この実施の形態１５においても、上記した
実施の形態１４と同様、フィールド酸化膜７の膜減り量
を低減することができるので、金属シリサイド膜３９の
形成に起因するショートなどの不都合を防止しながら、
金属シリサイド膜３９が形成された高速性能の優れたト
ランジスタと、金属シリサイド膜３９の形成されない通
常のトランジスタとを容易に形成することができる。
実施の形態１４と同様、フィールド酸化膜７の膜減り量
を低減することができるので、金属シリサイド膜３９の
形成に起因するショートなどの不都合を防止しながら、
金属シリサイド膜３９が形成された高速性能の優れたト
ランジスタと、金属シリサイド膜３９の形成されない通
常のトランジスタとを容易に形成することができる。
【０１７３】（実施の形態１６）図８４および図８５
は、本発明の実施の形態１６によるＢｉＣＭＯＳ素子の
製造プロセスを説明するための断面図である。図８４お
よび図８５を参照して、以下に実施の形態１６による製
造プロセスについて説明する。
は、本発明の実施の形態１６によるＢｉＣＭＯＳ素子の
製造プロセスを説明するための断面図である。図８４お
よび図８５を参照して、以下に実施の形態１６による製
造プロセスについて説明する。
【０１７４】まず、図１に示した実施の形態１による製
造プロセスと同じプロセスを用いて図１の形状を形成す
る。この後、図８４に示すように、バイポーラトランジ
スタ部（Ａ１およびＡ２）と、ＰＭＯＳトランジスタ部
（Ｂ）と、ＮＭＯＳトランジスタ部（Ｃ）とのシリコン
基板１の表面上にゲート酸化膜１２を形成する。ゲート
酸化膜１２およびフィールド酸化膜７上にポリシリコン
膜１３４を５００Å程度の厚みで形成した後、その上に
ＣＶＤ酸化膜５４を５００Å程度の厚みで形成する。こ
の後、図３に示した実施の形態１と同様のプロセスを用
いて、ベース・エミッタ活性領域（Ａ１）上に位置する
ポリシリコン膜１３４とＣＶＤ酸化膜５４とを除去す
る。その後、図４８〜図４９に示した実施の形態１０に
よる製造プロセスと同様のプロセスを用いて、図８５に
示されるような、外部ベース引出し電極２３を形成す
る。その後、真性ベース領域２４ａを形成するための不
純物４４４４の注入を行なう。続いて、全面にＣＶＤ酸
化膜（図示せず）を２０００Å程度の厚みで堆積した後
ドライエッチングを行なうことによって、外部ベース引
出し電極２３の側面にサイドウォールスペーサ４７を形
成する。このサイドウォールスペーサ４７の形成時のエ
ッチングによって、ポリシリコン膜１３４上に位置する
ＣＶＤ酸化膜５４を完全に除去するようにエッチングを
行なう。これにより、ポリシリコン膜１３４の上面を露
出させる。これ以降の工程は、図５２〜図５８に示した
実施の形態１０による製造プロセスと同様のプロセスを
経て、実施の形態１６によるＢｉＣＭＯＳ素子が完成さ
れる。
造プロセスと同じプロセスを用いて図１の形状を形成す
る。この後、図８４に示すように、バイポーラトランジ
スタ部（Ａ１およびＡ２）と、ＰＭＯＳトランジスタ部
（Ｂ）と、ＮＭＯＳトランジスタ部（Ｃ）とのシリコン
基板１の表面上にゲート酸化膜１２を形成する。ゲート
酸化膜１２およびフィールド酸化膜７上にポリシリコン
膜１３４を５００Å程度の厚みで形成した後、その上に
ＣＶＤ酸化膜５４を５００Å程度の厚みで形成する。こ
の後、図３に示した実施の形態１と同様のプロセスを用
いて、ベース・エミッタ活性領域（Ａ１）上に位置する
ポリシリコン膜１３４とＣＶＤ酸化膜５４とを除去す
る。その後、図４８〜図４９に示した実施の形態１０に
よる製造プロセスと同様のプロセスを用いて、図８５に
示されるような、外部ベース引出し電極２３を形成す
る。その後、真性ベース領域２４ａを形成するための不
純物４４４４の注入を行なう。続いて、全面にＣＶＤ酸
化膜（図示せず）を２０００Å程度の厚みで堆積した後
ドライエッチングを行なうことによって、外部ベース引
出し電極２３の側面にサイドウォールスペーサ４７を形
成する。このサイドウォールスペーサ４７の形成時のエ
ッチングによって、ポリシリコン膜１３４上に位置する
ＣＶＤ酸化膜５４を完全に除去するようにエッチングを
行なう。これにより、ポリシリコン膜１３４の上面を露
出させる。これ以降の工程は、図５２〜図５８に示した
実施の形態１０による製造プロセスと同様のプロセスを
経て、実施の形態１６によるＢｉＣＭＯＳ素子が完成さ
れる。
【０１７５】上記のように、この実施の形態１６による
製造プロセスでは、ＣＭＯＳトランジスタ部（Ｂ，Ｃ）
領域のエッチング保護膜として、ポリシリコン膜１３
４、窒化膜４０およびＣＶＤ酸化膜４１からなる積層膜
を、ポリシリコン膜１３４およびＣＶＤ酸化膜５４から
なる積層膜に変更する。これにより、工程数を削減する
ことができる。
製造プロセスでは、ＣＭＯＳトランジスタ部（Ｂ，Ｃ）
領域のエッチング保護膜として、ポリシリコン膜１３
４、窒化膜４０およびＣＶＤ酸化膜４１からなる積層膜
を、ポリシリコン膜１３４およびＣＶＤ酸化膜５４から
なる積層膜に変更する。これにより、工程数を削減する
ことができる。
【０１７６】（実施の形態１７）図８６および図８７
は、本発明の実施の形態１７によるＢｉＣＭＯＳ素子の
製造プロセスを説明するための断面図である。図８６お
よび図８７を参照して、以下に実施の形態１７による製
造プロセスについて説明する。
は、本発明の実施の形態１７によるＢｉＣＭＯＳ素子の
製造プロセスを説明するための断面図である。図８６お
よび図８７を参照して、以下に実施の形態１７による製
造プロセスについて説明する。
【０１７７】まず、図４８および図４９に示した実施の
形態１０による製造プロセスと同様のプロセスを用いて
図４９に示す工程までを完了する。この後フォトレジス
トパターン５６を除去する。
形態１０による製造プロセスと同様のプロセスを用いて
図４９に示す工程までを完了する。この後フォトレジス
トパターン５６を除去する。
【０１７８】次に、全面にＣＶＤ酸化膜（図示せず）を
２０００Å程度の厚みで堆積した後、そのＣＶＤ酸化膜
をドライエッチングすることによって、外部ベース引出
し電極２３の側面に図８６に示されるような、サイドウ
ォールスペーサ４７を形成する。そのサイドウォールス
ペーサ４７の形成時のドライエッチングの際に、窒化膜
４０上のＣＶＤ酸化膜４１（図４９参照）も除去され
る。この後、真性ベース領域２４ｂを形成するためのＰ
型不純物１１１１の注入を行なう。この注入は、たとえ
ば、ＢＦ2 を注入イオンとして、１０ＫｅＶ、３×１０
13ｃｍ-2の条件下で行なう。この後、窒化膜４０を除去
する。そして、図８７に示すように、全面にポリシリコ
ン膜１３８を１０００Åの厚みで堆積した後、そのポリ
シリコン膜１３８の表面にＮ型不純物５５５５を注入す
る。
２０００Å程度の厚みで堆積した後、そのＣＶＤ酸化膜
をドライエッチングすることによって、外部ベース引出
し電極２３の側面に図８６に示されるような、サイドウ
ォールスペーサ４７を形成する。そのサイドウォールス
ペーサ４７の形成時のドライエッチングの際に、窒化膜
４０上のＣＶＤ酸化膜４１（図４９参照）も除去され
る。この後、真性ベース領域２４ｂを形成するためのＰ
型不純物１１１１の注入を行なう。この注入は、たとえ
ば、ＢＦ2 を注入イオンとして、１０ＫｅＶ、３×１０
13ｃｍ-2の条件下で行なう。この後、窒化膜４０を除去
する。そして、図８７に示すように、全面にポリシリコ
ン膜１３８を１０００Åの厚みで堆積した後、そのポリ
シリコン膜１３８の表面にＮ型不純物５５５５を注入す
る。
【０１７９】続いて、全面にタングステンシリサイド膜
（図示せず）を１０００Å程度の膜厚で堆積した後パタ
ーニングを行なうことによって、ポリシリコン膜１３
４、１３８およびタングステンシリサイド膜からなるゲ
ート電極（図示せず）を形成する。この後、実施の形態
１０と同様のプロセスを経て実施の形態１７によるＢｉ
ＣＭＯＳの素子が完成される。
（図示せず）を１０００Å程度の膜厚で堆積した後パタ
ーニングを行なうことによって、ポリシリコン膜１３
４、１３８およびタングステンシリサイド膜からなるゲ
ート電極（図示せず）を形成する。この後、実施の形態
１０と同様のプロセスを経て実施の形態１７によるＢｉ
ＣＭＯＳの素子が完成される。
【０１８０】この実施の形態１７は、上述した実施の形
態８と同様、エミッタ用開口Ｅ１内にサイドウォールス
ペーサ４７を形成した後Ｐ型不純物１１１１を注入する
ことによって真性ベース領域２４ｂを形成する。これに
より、サイドウォールスペーサ４７の形成時にシリコン
基板表面が削られることの影響を受けずに、外部ベース
領域２４ｂの深さを制御することができる。これによ
り、エミッタ・ベースの不純物濃度プロファイルのばら
つきを低減することができ、その結果バイポーラトラン
ジスタの電気的特性のばらつきを低減させることができ
る。
態８と同様、エミッタ用開口Ｅ１内にサイドウォールス
ペーサ４７を形成した後Ｐ型不純物１１１１を注入する
ことによって真性ベース領域２４ｂを形成する。これに
より、サイドウォールスペーサ４７の形成時にシリコン
基板表面が削られることの影響を受けずに、外部ベース
領域２４ｂの深さを制御することができる。これによ
り、エミッタ・ベースの不純物濃度プロファイルのばら
つきを低減することができ、その結果バイポーラトラン
ジスタの電気的特性のばらつきを低減させることができ
る。
【０１８１】（実施の形態１８）図８８〜図９０は、本
発明の実施の形態１８によるＢｉＣＭＯＳ素子の製造プ
ロセスを説明するための断面図である。図８８〜図９０
を参照して以下に実施の形態１８による製造プロセスに
ついて説明する。
発明の実施の形態１８によるＢｉＣＭＯＳ素子の製造プ
ロセスを説明するための断面図である。図８８〜図９０
を参照して以下に実施の形態１８による製造プロセスに
ついて説明する。
【０１８２】まず、図４８および図４９に示した実施の
形態１０による製造プロセスと同様のプロセスを経て図
４９の工程までを完了させる。この後フォトレジストパ
ターン５６を除去する。そして、図８８に示すように、
後に形成する真性ベース領域２４ｃと外部ベース領域８
８とを接続するためのＰ型不純物領域５５を形成するた
めにＰ型不純物２２２２を注入する。この注入は、たと
えば、ＢＦ2 + を注入イオンとして、１０ＫｅＶ、３×
１０13ｃｍ-2の条件下で行なう。この製造プロセスは、
実施の形態９による製造プロセスと同様である。
形態１０による製造プロセスと同様のプロセスを経て図
４９の工程までを完了させる。この後フォトレジストパ
ターン５６を除去する。そして、図８８に示すように、
後に形成する真性ベース領域２４ｃと外部ベース領域８
８とを接続するためのＰ型不純物領域５５を形成するた
めにＰ型不純物２２２２を注入する。この注入は、たと
えば、ＢＦ2 + を注入イオンとして、１０ＫｅＶ、３×
１０13ｃｍ-2の条件下で行なう。この製造プロセスは、
実施の形態９による製造プロセスと同様である。
【０１８３】この後、全面にＣＶＤ酸化膜（図示せず）
を２０００Å程度の厚みで堆積した後そのＣＶＤ酸化膜
をドライエッチングすることによって外部ベース引出し
電極２３の側面にサイドウォールスペーサ４７を形成す
る。このサイドウォールスペーサ４７を形成した後真性
ベース領域２４ｃを形成するためのＰ型不純物３３３３
の注入を行なう。このように、この実施の形態１８で
は、ベース注入を２回（２２２２、３３３３）に分けて
行なうことによって、実施の形態９と同様ベース幅や不
純物濃度のばらつきを低減することができる。なお、図
９０は、エミッタ領域２７形成後の工程を示している。
を２０００Å程度の厚みで堆積した後そのＣＶＤ酸化膜
をドライエッチングすることによって外部ベース引出し
電極２３の側面にサイドウォールスペーサ４７を形成す
る。このサイドウォールスペーサ４７を形成した後真性
ベース領域２４ｃを形成するためのＰ型不純物３３３３
の注入を行なう。このように、この実施の形態１８で
は、ベース注入を２回（２２２２、３３３３）に分けて
行なうことによって、実施の形態９と同様ベース幅や不
純物濃度のばらつきを低減することができる。なお、図
９０は、エミッタ領域２７形成後の工程を示している。
【０１８４】（実施の形態１９）図９１および図９２
は、本発明の実施の形態１９によるＢｉＣＭＯＳ素子の
製造プロセスを説明するための断面図である。図９１お
よび図９２を参照して実施の形態１９による製造プロセ
スについて説明する。
は、本発明の実施の形態１９によるＢｉＣＭＯＳ素子の
製造プロセスを説明するための断面図である。図９１お
よび図９２を参照して実施の形態１９による製造プロセ
スについて説明する。
【０１８５】まず、図１〜図９に示した実施の形態１に
よる製造プロセスと同様のプロセスを用いて、図９に示
す工程までを完了させる。この後、ＣＶＤ酸化膜（図示
せず）を２０００Å程度の厚みで全面に堆積した後、そ
の後ＣＶＤ酸化膜をドライエッチングすることによって
ゲート電極１３ｃの側面に、図９１に示されるような、
サイドウォールスペーサ１９を形成する。このサイドウ
ォールスペーサ１９のドライエッチング時に、外部ベー
ス引出し電極層２３ｂ上のＣＶＤ酸化膜２２（図９参
照）を完全に除去することにより外部ベース引出し電極
層２３ｂの表面を露出させる。
よる製造プロセスと同様のプロセスを用いて、図９に示
す工程までを完了させる。この後、ＣＶＤ酸化膜（図示
せず）を２０００Å程度の厚みで全面に堆積した後、そ
の後ＣＶＤ酸化膜をドライエッチングすることによって
ゲート電極１３ｃの側面に、図９１に示されるような、
サイドウォールスペーサ１９を形成する。このサイドウ
ォールスペーサ１９のドライエッチング時に、外部ベー
ス引出し電極層２３ｂ上のＣＶＤ酸化膜２２（図９参
照）を完全に除去することにより外部ベース引出し電極
層２３ｂの表面を露出させる。
【０１８６】この後、図１０〜図１２に示した実施の形
態１による製造プロセスと同様のプロセスを経て図９２
に示されるような構造が得られる。この後、図１３〜図
１８に示した実施の形態１による製造プロセスと同様の
プロセスを経て、実施の形態１９によるＢｉＣＭＯＳ素
子が完成される。
態１による製造プロセスと同様のプロセスを経て図９２
に示されるような構造が得られる。この後、図１３〜図
１８に示した実施の形態１による製造プロセスと同様の
プロセスを経て、実施の形態１９によるＢｉＣＭＯＳ素
子が完成される。
【０１８７】このように構成することによっても、実施
の形態１と同様、製造プロセスを簡略化しながらバイポ
ーラトランジスタ部およびＣＭＯＳトランジスタ部のエ
ッチングダメージを低減することができる。なお、今回
開示された実施の形態はすべての点で例示であって制限
的なものではないと考えられるべきである。本発明の範
囲は、上記した実施の形態の説明ではなく特許請求の範
囲によって示され、さらに特許請求の範囲と均等の意味
および範囲内でのすべての変更が含まれる。たとえば、
実施の形態１〜１９のいずれかを選択的に組合せた製造
プロセスを用いることも可能である。
の形態１と同様、製造プロセスを簡略化しながらバイポ
ーラトランジスタ部およびＣＭＯＳトランジスタ部のエ
ッチングダメージを低減することができる。なお、今回
開示された実施の形態はすべての点で例示であって制限
的なものではないと考えられるべきである。本発明の範
囲は、上記した実施の形態の説明ではなく特許請求の範
囲によって示され、さらに特許請求の範囲と均等の意味
および範囲内でのすべての変更が含まれる。たとえば、
実施の形態１〜１９のいずれかを選択的に組合せた製造
プロセスを用いることも可能である。
【０１８８】
【発明の効果】以上のように、請求項１〜１６に記載の
半導体装置の製造方法によれば、製造プロセスを簡略化
しながらバイポーラトランジスタ部およびＣＭＯＳトラ
ンジスタ部のエッチングダメージからの保護が可能とな
り、その結果、製造プロセスを簡略化しながらエッチン
グダメージに起因する素子特性の劣化を防止することが
できる。
半導体装置の製造方法によれば、製造プロセスを簡略化
しながらバイポーラトランジスタ部およびＣＭＯＳトラ
ンジスタ部のエッチングダメージからの保護が可能とな
り、その結果、製造プロセスを簡略化しながらエッチン
グダメージに起因する素子特性の劣化を防止することが
できる。
【図１】 本発明の実施の形態１によるＢｉＣＭＯＳ素
子の製造プロセスを説明するための断面図である。
子の製造プロセスを説明するための断面図である。
【図２】 本発明の実施の形態１によるＢｉＣＭＯＳ素
子の製造プロセスを説明するための断面図である。
子の製造プロセスを説明するための断面図である。
【図３】 本発明の実施の形態１によるＢｉＣＭＯＳ素
子の製造プロセスを説明するための断面図である。
子の製造プロセスを説明するための断面図である。
【図４】 本発明の実施の形態１によるＢｉＣＭＯＳ素
子の製造プロセスを説明するための断面図である。
子の製造プロセスを説明するための断面図である。
【図５】 本発明の実施の形態１によるＢｉＣＭＯＳ素
子の製造プロセスを説明するための断面図である。
子の製造プロセスを説明するための断面図である。
【図６】 本発明の実施の形態１によるＢｉＣＭＯＳ素
子の製造プロセスを説明するための断面図である。
子の製造プロセスを説明するための断面図である。
【図７】 本発明の実施の形態１によるＢｉＣＭＯＳ素
子の製造プロセスを説明するための断面図である。
子の製造プロセスを説明するための断面図である。
【図８】 本発明の実施の形態１によるＢｉＣＭＯＳ素
子の製造プロセスを説明するための断面図である。
子の製造プロセスを説明するための断面図である。
【図９】 本発明の実施の形態１によるＢｉＣＭＯＳ素
子の製造プロセスを説明するための断面図である。
子の製造プロセスを説明するための断面図である。
【図１０】 本発明の実施の形態１によるＢｉＣＭＯＳ
素子の製造プロセスを説明するための断面図である。
素子の製造プロセスを説明するための断面図である。
【図１１】 本発明の実施の形態１によるＢｉＣＭＯＳ
素子の製造プロセスを説明するための断面図である。
素子の製造プロセスを説明するための断面図である。
【図１２】 本発明の実施の形態１によるＢｉＣＭＯＳ
素子の製造プロセスを説明するための断面図である。
素子の製造プロセスを説明するための断面図である。
【図１３】 本発明の実施の形態１によるＢｉＣＭＯＳ
素子の製造プロセスを説明するための断面図である。
素子の製造プロセスを説明するための断面図である。
【図１４】 本発明の実施の形態１によるＢｉＣＭＯＳ
素子の製造プロセスを説明するための断面図である。
素子の製造プロセスを説明するための断面図である。
【図１５】 本発明の実施の形態１によるＢｉＣＭＯＳ
素子の製造プロセスを説明するための断面図である。
素子の製造プロセスを説明するための断面図である。
【図１６】 本発明の実施の形態１によるＢｉＣＭＯＳ
素子の製造プロセスを説明するための断面図である。
素子の製造プロセスを説明するための断面図である。
【図１７】 本発明の実施の形態１によるＢｉＣＭＯＳ
素子の製造プロセスを説明するための断面図である。
素子の製造プロセスを説明するための断面図である。
【図１８】 本発明の実施の形態１によるＢｉＣＭＯＳ
素子の製造プロセスを説明するための断面図である。
素子の製造プロセスを説明するための断面図である。
【図１９】 本発明の実施の形態２によるＢｉＣＭＯＳ
素子の製造プロセスを説明するための断面図である。
素子の製造プロセスを説明するための断面図である。
【図２０】 本発明の実施の形態２によるＢｉＣＭＯＳ
素子の製造プロセスを説明するための断面図である。
素子の製造プロセスを説明するための断面図である。
【図２１】 本発明の実施の形態２によるＢｉＣＭＯＳ
素子の製造プロセスを説明するための断面図である。
素子の製造プロセスを説明するための断面図である。
【図２２】 本発明の実施の形態２によるＢｉＣＭＯＳ
素子の製造プロセスを説明するための断面図である。
素子の製造プロセスを説明するための断面図である。
【図２３】 本発明の実施の形態３によるＢｉＣＭＯＳ
素子の製造プロセスを説明するための断面図である。
素子の製造プロセスを説明するための断面図である。
【図２４】 本発明の実施の形態３によるＢｉＣＭＯＳ
素子の製造プロセスを説明するための断面図である。
素子の製造プロセスを説明するための断面図である。
【図２５】 本発明の実施の形態３によるＢｉＣＭＯＳ
素子の製造プロセスを説明するための断面図である。
素子の製造プロセスを説明するための断面図である。
【図２６】 本発明の実施の形態３によるＢｉＣＭＯＳ
素子の製造プロセスを説明するための断面図である。
素子の製造プロセスを説明するための断面図である。
【図２７】 本発明の実施の形態４によるＢｉＣＭＯＳ
素子の製造プロセスを説明するための断面図である。
素子の製造プロセスを説明するための断面図である。
【図２８】 本発明の実施の形態４によるＢｉＣＭＯＳ
素子の製造プロセスを説明するための断面図である。
素子の製造プロセスを説明するための断面図である。
【図２９】 本発明の実施の形態４によるＢｉＣＭＯＳ
素子の製造プロセスを説明するための断面図である。
素子の製造プロセスを説明するための断面図である。
【図３０】 本発明の実施の形態５によるＢｉＣＭＯＳ
素子の製造プロセスを説明するための断面図である。
素子の製造プロセスを説明するための断面図である。
【図３１】 本発明の実施の形態５によるＢｉＣＭＯＳ
素子の製造プロセスを説明するための断面図である。
素子の製造プロセスを説明するための断面図である。
【図３２】 本発明の実施の形態５によるＢｉＣＭＯＳ
素子の製造プロセスを説明するための断面図である。
素子の製造プロセスを説明するための断面図である。
【図３３】 本発明の実施の形態５によるＢｉＣＭＯＳ
素子の製造プロセスを説明するための断面図である。
素子の製造プロセスを説明するための断面図である。
【図３４】 本発明の実施の形態６によるＢｉＣＭＯＳ
素子の製造プロセスを説明するための断面図である。
素子の製造プロセスを説明するための断面図である。
【図３５】 本発明の実施の形態６によるＢｉＣＭＯＳ
素子の製造プロセスを説明するための断面図である。
素子の製造プロセスを説明するための断面図である。
【図３６】 本発明の実施の形態６によるＢｉＣＭＯＳ
素子の製造プロセスを説明するための断面図である。
素子の製造プロセスを説明するための断面図である。
【図３７】 本発明の実施の形態６によるＢｉＣＭＯＳ
素子の製造プロセスを説明するための断面図である。
素子の製造プロセスを説明するための断面図である。
【図３８】 本発明の実施の形態６によるＢｉＣＭＯＳ
素子の製造プロセスを説明するための断面図である。
素子の製造プロセスを説明するための断面図である。
【図３９】 本発明の実施の形態７によるＢｉＣＭＯＳ
素子の製造プロセスを説明するための断面図である。
素子の製造プロセスを説明するための断面図である。
【図４０】 本発明の実施の形態７によるＢｉＣＭＯＳ
素子の製造プロセスを説明するための断面図である。
素子の製造プロセスを説明するための断面図である。
【図４１】 本発明の実施の形態７によるＢｉＣＭＯＳ
素子の製造プロセスを説明するための断面図である。
素子の製造プロセスを説明するための断面図である。
【図４２】 本発明の実施の形態８によるＢｉＣＭＯＳ
素子の製造プロセスを説明するための断面図である。
素子の製造プロセスを説明するための断面図である。
【図４３】 本発明の実施の形態８によるＢｉＣＭＯＳ
素子の製造プロセスを説明するための断面図である。
素子の製造プロセスを説明するための断面図である。
【図４４】 本発明の実施の形態８によるＢｉＣＭＯＳ
素子の製造プロセスを説明するための断面図である。
素子の製造プロセスを説明するための断面図である。
【図４５】 本発明の実施の形態９によるＢｉＣＭＯＳ
素子の製造プロセスを説明するための断面図である。
素子の製造プロセスを説明するための断面図である。
【図４６】 本発明の実施の形態９によるＢｉＣＭＯＳ
素子の製造プロセスを説明するための断面図である。
素子の製造プロセスを説明するための断面図である。
【図４７】 本発明の実施の形態９によるＢｉＣＭＯＳ
素子の製造プロセスを説明するための断面図である。
素子の製造プロセスを説明するための断面図である。
【図４８】 本発明の実施の形態１０によるＢｉＣＭＯ
Ｓ素子の製造プロセスを説明するための断面図である。
Ｓ素子の製造プロセスを説明するための断面図である。
【図４９】 本発明の実施の形態１０によるＢｉＣＭＯ
Ｓ素子の製造プロセスを説明するための断面図である。
Ｓ素子の製造プロセスを説明するための断面図である。
【図５０】 本発明の実施の形態１０によるＢｉＣＭＯ
Ｓ素子の製造プロセスを説明するための断面図である。
Ｓ素子の製造プロセスを説明するための断面図である。
【図５１】 本発明の実施の形態１０によるＢｉＣＭＯ
Ｓ素子の製造プロセスを説明するための断面図である。
Ｓ素子の製造プロセスを説明するための断面図である。
【図５２】 本発明の実施の形態１０によるＢｉＣＭＯ
Ｓ素子の製造プロセスを説明するための断面図である。
Ｓ素子の製造プロセスを説明するための断面図である。
【図５３】 本発明の実施の形態１０によるＢｉＣＭＯ
Ｓ素子の製造プロセスを説明するための断面図である。
Ｓ素子の製造プロセスを説明するための断面図である。
【図５４】 本発明の実施の形態１０によるＢｉＣＭＯ
Ｓ素子の製造プロセスを説明するための断面図である。
Ｓ素子の製造プロセスを説明するための断面図である。
【図５５】 本発明の実施の形態１０によるＢｉＣＭＯ
Ｓ素子の製造プロセスを説明するための断面図である。
Ｓ素子の製造プロセスを説明するための断面図である。
【図５６】 本発明の実施の形態１０によるＢｉＣＭＯ
Ｓ素子の製造プロセスを説明するための断面図である。
Ｓ素子の製造プロセスを説明するための断面図である。
【図５７】 本発明の実施の形態１０によるＢｉＣＭＯ
Ｓ素子の製造プロセスを説明するための断面図である。
Ｓ素子の製造プロセスを説明するための断面図である。
【図５８】 本発明の実施の形態１０によるＢｉＣＭＯ
Ｓ素子の製造プロセスを説明するための断面図である。
Ｓ素子の製造プロセスを説明するための断面図である。
【図５９】 本発明の実施の形態１１によるＢｉＣＭＯ
Ｓ素子の製造プロセスを説明するための断面図である。
Ｓ素子の製造プロセスを説明するための断面図である。
【図６０】 本発明の実施の形態１１によるＢｉＣＭＯ
Ｓ素子の製造プロセスを説明するための断面図である。
Ｓ素子の製造プロセスを説明するための断面図である。
【図６１】 本発明の実施の形態１１によるＢｉＣＭＯ
Ｓ素子の製造プロセスを説明するための断面図である。
Ｓ素子の製造プロセスを説明するための断面図である。
【図６２】 本発明の実施の形態１１によるＢｉＣＭＯ
Ｓ素子の製造プロセスを説明するための断面図である。
Ｓ素子の製造プロセスを説明するための断面図である。
【図６３】 本発明の実施の形態１１によるＢｉＣＭＯ
Ｓ素子の製造プロセスを説明するための断面図である。
Ｓ素子の製造プロセスを説明するための断面図である。
【図６４】 本発明の実施の形態１１によるＢｉＣＭＯ
Ｓ素子の製造プロセスを説明するための断面図である。
Ｓ素子の製造プロセスを説明するための断面図である。
【図６５】 本発明の実施の形態１１によるＢｉＣＭＯ
Ｓ素子の製造プロセスを説明するための断面図である。
Ｓ素子の製造プロセスを説明するための断面図である。
【図６６】 本発明の実施の形態１１によるＢｉＣＭＯ
Ｓ素子の製造プロセスを説明するための断面図である。
Ｓ素子の製造プロセスを説明するための断面図である。
【図６７】 本発明の実施の形態１１によるＢｉＣＭＯ
Ｓ素子の製造プロセスを説明するための断面図である。
Ｓ素子の製造プロセスを説明するための断面図である。
【図６８】 本発明の実施の形態１２によるＢｉＣＭＯ
Ｓ素子の製造プロセスを説明するための断面図である。
Ｓ素子の製造プロセスを説明するための断面図である。
【図６９】 本発明の実施の形態１２によるＢｉＣＭＯ
Ｓ素子の製造プロセスを説明するための断面図である。
Ｓ素子の製造プロセスを説明するための断面図である。
【図７０】 本発明の実施の形態１２によるＢｉＣＭＯ
Ｓ素子の製造プロセスを説明するための断面図である。
Ｓ素子の製造プロセスを説明するための断面図である。
【図７１】 本発明の実施の形態１２によるＢｉＣＭＯ
Ｓ素子の製造プロセスを説明するための断面図である。
Ｓ素子の製造プロセスを説明するための断面図である。
【図７２】 本発明の実施の形態１３によるＢｉＣＭＯ
Ｓ素子の製造プロセスを説明するための断面図である。
Ｓ素子の製造プロセスを説明するための断面図である。
【図７３】 本発明の実施の形態１３によるＢｉＣＭＯ
Ｓ素子の製造プロセスを説明するための断面図である。
Ｓ素子の製造プロセスを説明するための断面図である。
【図７４】 本発明の実施の形態１３によるＢｉＣＭＯ
Ｓ素子の製造プロセスを説明するための断面図である。
Ｓ素子の製造プロセスを説明するための断面図である。
【図７５】 本発明の実施の形態１３によるＢｉＣＭＯ
Ｓ素子の製造プロセスを説明するための断面図である。
Ｓ素子の製造プロセスを説明するための断面図である。
【図７６】 本発明の実施の形態１４によるＢｉＣＭＯ
Ｓ素子の製造プロセスを説明するための断面図である。
Ｓ素子の製造プロセスを説明するための断面図である。
【図７７】 本発明の実施の形態１４によるＢｉＣＭＯ
Ｓ素子の製造プロセスを説明するための断面図である。
Ｓ素子の製造プロセスを説明するための断面図である。
【図７８】 本発明の実施の形態１４によるＢｉＣＭＯ
Ｓ素子の製造プロセスを説明するための断面図である。
Ｓ素子の製造プロセスを説明するための断面図である。
【図７９】 本発明の実施の形態１４によるＢｉＣＭＯ
Ｓ素子の製造プロセスを説明するための断面図である。
Ｓ素子の製造プロセスを説明するための断面図である。
【図８０】 本発明の実施の形態１４によるＢｉＣＭＯ
Ｓ素子の製造プロセスを説明するための断面図である。
Ｓ素子の製造プロセスを説明するための断面図である。
【図８１】 本発明の実施の形態１５によるＢｉＣＭＯ
Ｓ素子の製造プロセスを説明するための断面図である。
Ｓ素子の製造プロセスを説明するための断面図である。
【図８２】 本発明の実施の形態１５によるＢｉＣＭＯ
Ｓ素子の製造プロセスを説明するための断面図である。
Ｓ素子の製造プロセスを説明するための断面図である。
【図８３】 本発明の実施の形態１５によるＢｉＣＭＯ
Ｓ素子の製造プロセスを説明するための断面図である。
Ｓ素子の製造プロセスを説明するための断面図である。
【図８４】 本発明の実施の形態１６によるＢｉＣＭＯ
Ｓ素子の製造プロセスを説明するための断面図である。
Ｓ素子の製造プロセスを説明するための断面図である。
【図８５】 本発明の実施の形態１６によるＢｉＣＭＯ
Ｓ素子の製造プロセスを説明するための断面図である。
Ｓ素子の製造プロセスを説明するための断面図である。
【図８６】 本発明の実施の形態１７によるＢｉＣＭＯ
Ｓ素子の製造プロセスを説明するための断面図である。
Ｓ素子の製造プロセスを説明するための断面図である。
【図８７】 本発明の実施の形態１７によるＢｉＣＭＯ
Ｓ素子の製造プロセスを説明するための断面図である。
Ｓ素子の製造プロセスを説明するための断面図である。
【図８８】 本発明の実施の形態１８によるＢｉＣＭＯ
Ｓ素子の製造プロセスを説明するための断面図である。
Ｓ素子の製造プロセスを説明するための断面図である。
【図８９】 本発明の実施の形態１８によるＢｉＣＭＯ
Ｓ素子の製造プロセスを説明するための断面図である。
Ｓ素子の製造プロセスを説明するための断面図である。
【図９０】 本発明の実施の形態１８によるＢｉＣＭＯ
Ｓ素子の製造プロセスを説明するための断面図である。
Ｓ素子の製造プロセスを説明するための断面図である。
【図９１】 本発明の実施の形態１９によるＢｉＣＭＯ
Ｓ素子の製造プロセスを説明するための断面図である。
Ｓ素子の製造プロセスを説明するための断面図である。
【図９２】 本発明の実施の形態１９によるＢｉＣＭＯ
Ｓ素子の製造プロセスを説明するための断面図である。
Ｓ素子の製造プロセスを説明するための断面図である。
【図９３】 従来の第１のＢｉＣＭＯＳ素子の製造プロ
セスを説明するための断面図である。
セスを説明するための断面図である。
【図９４】 従来の第１のＢｉＣＭＯＳ素子の製造プロ
セスを説明するための断面図である。
セスを説明するための断面図である。
【図９５】 従来の第１のＢｉＣＭＯＳ素子の製造プロ
セスを説明するための断面図である。
セスを説明するための断面図である。
【図９６】 従来の第１のＢｉＣＭＯＳ素子の製造プロ
セスを説明するための断面図である。
セスを説明するための断面図である。
【図９７】 従来の第１のＢｉＣＭＯＳ素子の製造プロ
セスを説明するための断面図である。
セスを説明するための断面図である。
【図９８】 従来の第１のＢｉＣＭＯＳ素子の製造プロ
セスを説明するための断面図である。
セスを説明するための断面図である。
【図９９】 従来の第１のＢｉＣＭＯＳ素子の製造プロ
セスを説明するための断面図である。
セスを説明するための断面図である。
【図１００】 従来の第１のＢｉＣＭＯＳ素子の製造プ
ロセスを説明するための断面図である。
ロセスを説明するための断面図である。
【図１０１】 従来の第１のＢｉＣＭＯＳ素子の製造プ
ロセスを説明するための断面図である。
ロセスを説明するための断面図である。
【図１０２】 従来の第１のＢｉＣＭＯＳ素子の製造プ
ロセスを説明するための断面図である。
ロセスを説明するための断面図である。
【図１０３】 従来の第１のＢｉＣＭＯＳ素子の製造プ
ロセスを説明するための断面図である。
ロセスを説明するための断面図である。
【図１０４】 従来の第１のＢｉＣＭＯＳ素子の製造プ
ロセスを説明するための断面図である。
ロセスを説明するための断面図である。
【図１０５】 従来の第１のＢｉＣＭＯＳ素子の製造プ
ロセスを説明するための断面図である。
ロセスを説明するための断面図である。
【図１０６】 従来の第１のＢｉＣＭＯＳ素子の製造プ
ロセスを説明するための断面図である。
ロセスを説明するための断面図である。
【図１０７】 従来のバイポーラトランジスタと抵抗素
子とを含むインバータ回路を示した等価回路図ある。
子とを含むインバータ回路を示した等価回路図ある。
【図１０８】 従来の第２のＢｉＣＭＯＳ素子の製造プ
ロセスを説明するための断面図である。
ロセスを説明するための断面図である。
【図１０９】 従来の第２のＢｉＣＭＯＳ素子の製造プ
ロセスを説明するための断面図である。
ロセスを説明するための断面図である。
【図１１０】 従来の第２のＢｉＣＭＯＳ素子の製造プ
ロセスを説明するための断面図である。
ロセスを説明するための断面図である。
【図１１１】 従来の第２のＢｉＣＭＯＳ素子の製造プ
ロセスを説明するための断面図である。
ロセスを説明するための断面図である。
【図１１２】 従来の第２のＢｉＣＭＯＳ素子の製造プ
ロセスの問題点を説明するための断面図である。
ロセスの問題点を説明するための断面図である。
１ Ｐ型シリコン基板、７ フィールド酸化膜、１２
ゲート酸化膜、１３ａ〜ｆ ゲート電極、２３ａ ポリ
シリコン膜、２３ 外部ベース引出し電極、２４ 真性
ベース領域、２６ａ エミッタ電極、２７ エミッタ領
域、４０ 窒化膜、４１ ＣＶＤ酸化膜、４７ サイド
ウォールスペーサ、１５，１７ ソース／ドレイン領
域、１３４〜１３８ ポリシリコン膜。
ゲート酸化膜、１３ａ〜ｆ ゲート電極、２３ａ ポリ
シリコン膜、２３ 外部ベース引出し電極、２４ 真性
ベース領域、２６ａ エミッタ電極、２７ エミッタ領
域、４０ 窒化膜、４１ ＣＶＤ酸化膜、４７ サイド
ウォールスペーサ、１５，１７ ソース／ドレイン領
域、１３４〜１３８ ポリシリコン膜。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 須田 核太郎 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 大津 良孝 兵庫県伊丹市瑞原四丁目１番地 菱電セミ コンダクタシステムエンジニアリング株式 会社内
Claims (16)
- 【請求項１】 バイポーラトランジスタと電界効果トラ
ンジスタとが半導体基板上に形成された半導体装置の製
造方法であって、 前記半導体基板の主表面上に素子分離絶縁膜を形成する
工程と、 前記半導体基板の主表面上に、ゲート絶縁膜と、少なく
とも第１の半導体膜と、第１の絶縁膜とを順次形成する
ことにより積層膜を形成する工程と、 前記バイポーラトランジスタのエミッタ領域およびベー
ス領域上に位置する前記積層膜を除去する工程と、 前記エミッタ領域および前記ベース領域上に、外部ベー
ス引出し電極用の第２の半導体膜を形成する工程と、 前記第２の半導体膜上に第２の絶縁膜を形成する工程
と、 前記第２の半導体膜の側面および前記第２の絶縁膜の側
面に第１のサイドウォール絶縁膜を形成するとともに、
前記第１の半導体膜上の前記第１の絶縁膜を除去する工
程と、 前記第１の半導体膜上に少なくとも第３の半導体膜を形
成した後、前記第１の半導体膜および前記第３の半導体
膜をパターニングすることによりゲート電極を形成する
工程と、 前記ゲート電極をマスクとして前記半導体基板の主表面
に不純物をイオン注入することにより１対のソース／ド
レイン領域を形成する工程と、 前記第２の半導体膜をパターニングすることにより外部
ベース引出し電極とエミッタ用開口とを形成する工程
と、 前記エミッタ用開口を介して前記半導体基板の主表面に
不純物をイオン注入することによりベース領域を形成す
る工程と、 前記エミッタ用開口内に位置する前記外部ベース引出し
電極の側面に第２のサイドウォール絶縁膜を形成する工
程と、 前記エミッタ用開口内で前記半導体基板の主表面に電気
的に接続する第４の半導体膜を形成した後パターニング
することにより、エミッタ電極を形成する工程とを備え
た、半導体装置の製造方法。 - 【請求項２】 前記第１のサイドウォール絶縁膜を形成
するとともに前記第１の絶縁膜を除去する際に、前記第
２の半導体膜上の前記第２の絶縁膜を残余させる、請求
項１に記載の半導体装置の製造方法。 - 【請求項３】 前記ソース／ドレイン領域の形成のため
に不純物をイオン注入する際前記バイポーラトランジス
タのコレクタ領域にも前記不純物をイオン注入する、請
求項１または２に記載の半導体装置の製造方法。 - 【請求項４】 前記エミッタ電極を形成する工程は、 前記第４の半導体膜を形成した後前記第４の半導体膜に
第１の不純物注入を行なう工程と、 前記第４の半導体膜の第１の抵抗層となる部分上にマス
ク層を形成した後、前記第４の半導体膜に第２の不純物
注入を行なう工程と、 前記マスク層を除去した後、前記第４の半導体膜をパタ
ーニングすることにより、前記エミッタ電極と前記第１
の抵抗層とを同時に形成する工程とを含む、請求項１〜
３のいずれかに記載の半導体装置の製造方法。 - 【請求項５】 前記第４の半導体膜をパターニングする
ことにより前記エミッタ電極と前記第１の抵抗層とに加
えてさらに第２の抵抗層を同時に形成する、請求項４に
記載の半導体装置の製造方法。 - 【請求項６】 素子形成領域の少なくとも一部の表面を
露出させる工程と、 前記露出された部分の表面にシリサイド膜を形成する工
程とをさらに備える、請求項１〜５のいずれかに記載の
半導体装置の製造方法。 - 【請求項７】 前記シリサイド膜を形成する工程は、 前記露出された部分の側面に第３の絶縁膜を形成する工
程と、 前記露出された部分の上面上にシリサイド膜を形成する
工程とを含む、請求項６に記載の半導体装置の製造方
法。 - 【請求項８】 前記ベース領域にイオン注入する工程
は、前記第２のサイドウォール絶縁膜の形成後に前記半
導体基板の主表面にイオン注入することにより行なう、
請求項１〜７のいずれかに記載の半導体装置の製造方
法。 - 【請求項９】 前記第２のサイドウォール絶縁膜の形成
に先立って、前記エミッタ用開口を介して前記半導体基
板の主表面に不純物をイオン注入することにより外部ベ
ース領域と真性ベース領域とを接続するための不純物領
域を形成する、請求項８に記載の半導体装置の製造方
法。 - 【請求項１０】 バイポーラトランジスタと電界効果ト
ランジスタとが半導体基板上に形成された半導体装置の
製造方法であって、 前記半導体基板の主表面上に素子分離絶縁膜を形成する
工程と、 前記半導体基板の主表面上に、ゲート絶縁膜と、少なく
とも第１の半導体膜と、第１の絶縁膜とを順次形成する
ことにより積層膜を形成する工程と、 前記バイポーラトランジスタのエミッタ領域およびベー
ス領域上に位置する前記積層膜を除去する工程と、 前記エミッタ領域および前記ベース領域上に、外部ベー
ス引出し電極用の第２の半導体膜を形成する工程と、 前記第２の半導体膜上に第２の絶縁膜を形成する工程
と、 前記第２の半導体膜および前記第２の絶縁膜をパターニ
ングすることにより外部ベース引出し電極とエミッタ用
開口とを形成する工程と、 前記エミッタ用開口を介して前記半導体基板の主表面に
不純物をイオン注入することによりベース領域を形成す
る工程と、 前記外部ベース引出し電極の側面および前記第２の絶縁
膜の側面にサイドウォール絶縁膜をドライエッチングを
用いて形成するとともに、前記サイドウォール絶縁膜形
成時のドライエッチングにより前記第１の半導体膜上の
前記第１の絶縁膜を除去する工程と、 前記第１の半導体膜上および前記エミッタ開口内に、少
なくとも第３の半導体膜を形成した後パターニングする
ことによって、ゲート電極とエミッタ電極とを同時に形
成する工程と、 前記ゲート電極をマスクとして前記半導体基板の主表面
に不純物をイオン注入することにより１対のソース／ド
レイン領域を形成する工程とを備えた、半導体装置の製
造方法。 - 【請求項１１】 前記第１の絶縁膜を形成する工程に先
立って、 前記第２の半導体膜に第１の不純物注入を行なう工程
と、 前記第２の半導体膜の第１の抵抗層となる部分上にマス
ク層を形成した後、前記第２の半導体膜に第２の不純物
注入を行なう工程と、 前記マスク層を除去した後、前記第２の半導体膜をパタ
ーニングすることにより、前記外部ベース引出し電極
と、前記エミッタ用開口と、前記第１の抵抗層とを同時
に形成する工程とをさらに備える、請求項１０に記載の
半導体装置の製造方法。 - 【請求項１２】 前記第２の半導体膜のパターニングに
よって、前記外部ベース引出し電極と、前記エミッタ用
開口と、前記第１の抵抗層とに加えて、さらに、第２の
抵抗層を同時に形成する、請求項１１に記載の半導体装
置の製造方法。 - 【請求項１３】 前記ソース／ドレイン領域の形成のた
めに不純物をイオン注入する際前記バイポーラトランジ
スタのコレクタ領域にも前記不純物をイオン注入する、
請求項１０〜１２のいずれかに記載の半導体装置の製造
方法。 - 【請求項１４】 素子形成領域の少なくとも一部の表面
を露出させる工程と、 前記露出された部分の表面にシリサイド膜を形成する工
程とをさらに備える、請求項１０〜１３のいずれかに記
載の半導体装置の製造方法。 - 【請求項１５】 前記ベース領域にイオン注入する工程
は、前記第２のサイドウォール絶縁膜の形成後に前記半
導体基板の主表面にイオン注入することにより行なう、
請求項１０〜１４のいずれかに記載の半導体装置の製造
方法。 - 【請求項１６】 前記第２のサイドウォール絶縁膜の形
成に先立って、前記エミッタ用開口を介して前記半導体
基板の主表面に不純物をイオン注入することにより外部
ベース領域と真性ベース領域とを接続するための不純物
領域を形成する、請求項１５に記載の半導体装置の製造
方法。
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