JPH0326865B2 - - Google Patents
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- JPH0326865B2 JPH0326865B2 JP59228529A JP22852984A JPH0326865B2 JP H0326865 B2 JPH0326865 B2 JP H0326865B2 JP 59228529 A JP59228529 A JP 59228529A JP 22852984 A JP22852984 A JP 22852984A JP H0326865 B2 JPH0326865 B2 JP H0326865B2
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- interrupt
- input
- output device
- processing unit
- central processing
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/32—Handling requests for interconnection or transfer for access to input/output bus using combination of interrupt and burst mode transfer
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Computer And Data Communications (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は主記憶装置および複数のモジユール
が共通のバスに接続されてなる情報処理システム
に於いて、特に上記モジユール間の割込制御に特
徴をもつ割込制御方式に関する。
が共通のバスに接続されてなる情報処理システム
に於いて、特に上記モジユール間の割込制御に特
徴をもつ割込制御方式に関する。
主記憶装置及び複数のモジユールが共通のバス
に接続された情報処理システムに於いて、モジユ
ール間の割込制御は、一般に中央処理装置と入出
力装置間で行なわれる。
に接続された情報処理システムに於いて、モジユ
ール間の割込制御は、一般に中央処理装置と入出
力装置間で行なわれる。
この際の割込原因には、
１ 中央処理装置からの命令による入出力装置の
動作手段又は動作終了通知 ２ 入出力装置の電源をオン→オフしたとき等の
状態遷移が発生したときの通知手段 ３ 入出力装置を介して他系と接続されている場
合の他系からの通信要求手段等がある。
動作手段又は動作終了通知 ２ 入出力装置の電源をオン→オフしたとき等の
状態遷移が発生したときの通知手段 ３ 入出力装置を介して他系と接続されている場
合の他系からの通信要求手段等がある。
上記１）〜３）の割込原因が発生すると、入出
力装置から中央処理装置に対して割込要求信号が
発せられる。これに対し、中央処理装置は割込要
求信号を発している入出力装置を認識の上、割込
受付信号を該当の入出力装置へ返送する。これに
より、入出力装置は割込要求信号をリセツトす
る。
力装置から中央処理装置に対して割込要求信号が
発せられる。これに対し、中央処理装置は割込要
求信号を発している入出力装置を認識の上、割込
受付信号を該当の入出力装置へ返送する。これに
より、入出力装置は割込要求信号をリセツトす
る。
前述の割込原因１），２），３）の何れによる割
込であるかを識別するために、入出力装置が割込
要求を発する前に割込原因を主記憶装置に書込
み、中央処理装置が割込要求信号を発している入
出力装置を認識した時点で主記憶装置より割込原
因を読込んでもよいし、中央処理装置が入出力装
置に割込受付信号を返送する時点で、直接データ
バスを使つて割込原因を入出力装置から中央処理
装置に伝達してもよい。
込であるかを識別するために、入出力装置が割込
要求を発する前に割込原因を主記憶装置に書込
み、中央処理装置が割込要求信号を発している入
出力装置を認識した時点で主記憶装置より割込原
因を読込んでもよいし、中央処理装置が入出力装
置に割込受付信号を返送する時点で、直接データ
バスを使つて割込原因を入出力装置から中央処理
装置に伝達してもよい。
これら一連の割込動作を中央処理装置と複数の
入出力装置との間で実現するとき、中央処理装置
が割込要求信号を発している入出力装置を認識す
る手段としては種々のものであり、その具体例を
第４図、第５図を参照して説明する。第４図に示
す方式は、入出力装置Ａ，Ｂ各各に対応してそれ
ぞれ固有の割込要求信号ライン（Ｌ−IRA，Ｌ−
IRBを設け、その信号ラインから割込要求を発し
た入出力装置を認識できる構成としたものであ
る。又、第５図に示す方式は、入出力装置Ａ，Ｂ
各々の割込要求信号ラインL1，L2がワイヤード
オアされているシステムであり、中央処理装置は
何れか一方、又は複数の入出力装置からの割込要
求に応答し、割込受付信号を送出する。割込要求
を出している入出力装置の中で最高の優先度を持
つ入出力装置がこれに応答し、入出力装置番号
等、入出力装置を識別する情報を中央処理装置に
送出し、認識する構成としたものである。この第
５図の構成では、中央処理装置からの割込受付Ａ
信号により入出力装置Ａが割込要求を出していた
ならば、割込受付Ｂとして入出力装置Ｂに伝達し
ないで、入出力装置番号ラインL1により“Ａ”
を送出する。又、入出力装置Ａが割込要求を出し
ていないときは、割込受付Ｂとして入出力装置Ｂ
に伝達する。入出力装置Ｂは入出力装置番号ライ
ンにより“Ｂ”を送出する。
入出力装置との間で実現するとき、中央処理装置
が割込要求信号を発している入出力装置を認識す
る手段としては種々のものであり、その具体例を
第４図、第５図を参照して説明する。第４図に示
す方式は、入出力装置Ａ，Ｂ各各に対応してそれ
ぞれ固有の割込要求信号ライン（Ｌ−IRA，Ｌ−
IRBを設け、その信号ラインから割込要求を発し
た入出力装置を認識できる構成としたものであ
る。又、第５図に示す方式は、入出力装置Ａ，Ｂ
各々の割込要求信号ラインL1，L2がワイヤード
オアされているシステムであり、中央処理装置は
何れか一方、又は複数の入出力装置からの割込要
求に応答し、割込受付信号を送出する。割込要求
を出している入出力装置の中で最高の優先度を持
つ入出力装置がこれに応答し、入出力装置番号
等、入出力装置を識別する情報を中央処理装置に
送出し、認識する構成としたものである。この第
５図の構成では、中央処理装置からの割込受付Ａ
信号により入出力装置Ａが割込要求を出していた
ならば、割込受付Ｂとして入出力装置Ｂに伝達し
ないで、入出力装置番号ラインL1により“Ａ”
を送出する。又、入出力装置Ａが割込要求を出し
ていないときは、割込受付Ｂとして入出力装置Ｂ
に伝達する。入出力装置Ｂは入出力装置番号ライ
ンにより“Ｂ”を送出する。
しかしながら上述した従来の各認識手段はそれ
ぞれに以下のような欠点を有していた。
ぞれに以下のような欠点を有していた。
即ち、第４図に示す方式では、入出力装置毎
に、非同期に発生する割込要求に対し、独立した
割込要求ラインを準備する必要があり、多数の入
出力装置を制御する場合に中央処理装置のハード
ウエア量が大きくなり、装置間の接続構成が繁雑
化するという欠点がある。
に、非同期に発生する割込要求に対し、独立した
割込要求ラインを準備する必要があり、多数の入
出力装置を制御する場合に中央処理装置のハード
ウエア量が大きくなり、装置間の接続構成が繁雑
化するという欠点がある。
又、第５図に示す方式は、大規模システム向き
と言えるが、入出力装置側での割込受付伝達部及
び入出力装置番号の応答部、更には中央処理装置
側での入出力装置番号入力部等の各ハードウエア
を必要とする上、割込優先度も一義的に決定され
てしまうため、システムの柔軟性がなくなるとい
う欠点がある。
と言えるが、入出力装置側での割込受付伝達部及
び入出力装置番号の応答部、更には中央処理装置
側での入出力装置番号入力部等の各ハードウエア
を必要とする上、割込優先度も一義的に決定され
てしまうため、システムの柔軟性がなくなるとい
う欠点がある。
この発明は上記事情に鑑みてなされたもので、
その目的は簡単なハードウエアにより、大規模シ
ステムにも適する柔軟性のある割込制御方式を提
供することにある。
その目的は簡単なハードウエアにより、大規模シ
ステムにも適する柔軟性のある割込制御方式を提
供することにある。
本発明は、中央処理装置および複数のモジユー
ルが共通のバスに接続された情報処理システムに
おいて、上記中央処理装置に対する上記各モジユ
ールからの割込要求ラインをワイヤードオア接続
する手段と、上記各モジユールが、割込み原因の
発生に伴つて、割込要求ラインを活性化すると同
時に、主記憶内インタラプトステータステーブル
の自己に固有の割込フラツグをセツトする手段
と、上記中央処理装置が活性化された割込要求ラ
インによつて起動し、割込フラツグをポーリング
することにより割込要求ラインを活性化したモジ
ユールを知る手段とを有して割込制御を行なう構
成としたもので、これにより簡単なハードウエア
構成にて大規模システムにも適した柔軟性のある
割込制御機構が実現できる。
ルが共通のバスに接続された情報処理システムに
おいて、上記中央処理装置に対する上記各モジユ
ールからの割込要求ラインをワイヤードオア接続
する手段と、上記各モジユールが、割込み原因の
発生に伴つて、割込要求ラインを活性化すると同
時に、主記憶内インタラプトステータステーブル
の自己に固有の割込フラツグをセツトする手段
と、上記中央処理装置が活性化された割込要求ラ
インによつて起動し、割込フラツグをポーリング
することにより割込要求ラインを活性化したモジ
ユールを知る手段とを有して割込制御を行なう構
成としたもので、これにより簡単なハードウエア
構成にて大規模システムにも適した柔軟性のある
割込制御機構が実現できる。
以下図面を参照して本発明の一実施例を説明す
る。
る。
第１図はこの発明による装置の一実施例を示す
ブロツク図である。図中、１は中央処理装置、２
は主記憶装置、３は入出力装置Ａ、４は入出力装
置Ｂであり、これらはデータバス５とアドレスバ
ス６により接続されている。又、７はライトスト
ローブ、８はリードストローブである。９は割込
要求信号であり、各入出力装置３，４の出力がワ
イヤードオアされて中央処理装置１へ入力されて
いる。
ブロツク図である。図中、１は中央処理装置、２
は主記憶装置、３は入出力装置Ａ、４は入出力装
置Ｂであり、これらはデータバス５とアドレスバ
ス６により接続されている。又、７はライトスト
ローブ、８はリードストローブである。９は割込
要求信号であり、各入出力装置３，４の出力がワ
イヤードオアされて中央処理装置１へ入力されて
いる。
第２図は第１図の一部についてさらに詳細に示
したものであり、第２図に於いて符号１０は第１
図に於ける入出力装置３又は４の割込制御部に相
当する。１１は割込プリセツトフラツグ（IPF）
であり、１５は割込プリセツトフラグセツト信号
である。１６は割込プリセツトフラツグ出力であ
り、ANDゲート１２に入力されている。ANDゲ
ート１２の出力１７は割込要求フラツグ（IRF）
１３のセツト端子（SET）に接続されている。
１４は自己アドレス検出回路（SA−DET）であ
り、その出力１８は割込要求フラツグ１３のリセ
ツト端子（RESET）に接続されている。１９は
デコーダＤでありアドレスバス６上のアドレスを
デコードし、インタラプトステータステーブル
（IS−TBL）をアクセスするとき、その出力２０
は“真”となる。
したものであり、第２図に於いて符号１０は第１
図に於ける入出力装置３又は４の割込制御部に相
当する。１１は割込プリセツトフラツグ（IPF）
であり、１５は割込プリセツトフラグセツト信号
である。１６は割込プリセツトフラツグ出力であ
り、ANDゲート１２に入力されている。ANDゲ
ート１２の出力１７は割込要求フラツグ（IRF）
１３のセツト端子（SET）に接続されている。
１４は自己アドレス検出回路（SA−DET）であ
り、その出力１８は割込要求フラツグ１３のリセ
ツト端子（RESET）に接続されている。１９は
デコーダＤでありアドレスバス６上のアドレスを
デコードし、インタラプトステータステーブル
（IS−TBL）をアクセスするとき、その出力２０
は“真”となる。
第３図は第１図のシステム構成に相当するシス
テムアドレス空間を示している。
テムアドレス空間を示している。
アドレス空間Ａ〜Ｅ番地のうち、Ａ〜Ｂ−１番
地、Ｂ〜Ｃ−１番地、Ｃ〜Ｄ−１番地、Ｄ〜Ｅ番
地が各々主記憶装置、中央処理装置、入出力装置
Ａ、入出力装置Ｂにアドレツシングされている。
さらに主記憶装置２内には、インタラプトステー
タステーブル（IS−TBL）が設けられ、入出力
装置Ａ〜Ｎに対応した割込フラツグＡ７〜Ｎ７が
ある。
地、Ｂ〜Ｃ−１番地、Ｃ〜Ｄ−１番地、Ｄ〜Ｅ番
地が各々主記憶装置、中央処理装置、入出力装置
Ａ、入出力装置Ｂにアドレツシングされている。
さらに主記憶装置２内には、インタラプトステー
タステーブル（IS−TBL）が設けられ、入出力
装置Ａ〜Ｎに対応した割込フラツグＡ７〜Ｎ７が
ある。
ここで第１図乃至第３図を参照して一実施例の
動作を説明する。まず第１図の入出力装置Ａ３に
割込原因が発生すると、入出力装置Ａ３は、第３
図に示す主記憶装置２内のインタラプトステータ
ステーブル（IS−TBL）の割込フラツグＡ７ビ
ツトをセツトすると同時に割込要求信号９を出力
する。これにより、中央処理装置１は割込処理に
入る。中央処理装置１は、先ず何れの入出力装置
からの割込みかを知るために、インタラプトステ
ータステーブル（IS−TBL）の割込フラツグＡ
７→Ｂ７…Ｎ７をポーリングする。ここでは、Ａ
７がセツトしているため、このアドレスより入出
力装置Ａ３からの割込であると判断する。その
後、入出力装置３からの割込要求信号９をリセツ
トするために、中央処理装置１は割込フラツグＡ
７をリセツトし、第３図のシステムアドレス空間
に示した入出力装置Ａに相当するアドレスを第１
図のアドレスバス６にリードストローブ８ととも
に出力する。入出力装置Ａ３はこれを割込受付信
号と判断し、入出力装置Ａ３からの割込要求信号
９をリセツトする。
動作を説明する。まず第１図の入出力装置Ａ３に
割込原因が発生すると、入出力装置Ａ３は、第３
図に示す主記憶装置２内のインタラプトステータ
ステーブル（IS−TBL）の割込フラツグＡ７ビ
ツトをセツトすると同時に割込要求信号９を出力
する。これにより、中央処理装置１は割込処理に
入る。中央処理装置１は、先ず何れの入出力装置
からの割込みかを知るために、インタラプトステ
ータステーブル（IS−TBL）の割込フラツグＡ
７→Ｂ７…Ｎ７をポーリングする。ここでは、Ａ
７がセツトしているため、このアドレスより入出
力装置Ａ３からの割込であると判断する。その
後、入出力装置３からの割込要求信号９をリセツ
トするために、中央処理装置１は割込フラツグＡ
７をリセツトし、第３図のシステムアドレス空間
に示した入出力装置Ａに相当するアドレスを第１
図のアドレスバス６にリードストローブ８ととも
に出力する。入出力装置Ａ３はこれを割込受付信
号と判断し、入出力装置Ａ３からの割込要求信号
９をリセツトする。
又、入出力装置Ａ３と入出力装置Ｂ４の割込要
求が重なつたときは下記の通りとなる。
求が重なつたときは下記の通りとなる。
１ 入出力装置Ａ３はインタラプトステータステ
ーブル（IS−TBL）の割込フラツグＡ７をセ
ツトすると同時に割込要求信号９をセツトす
る。
ーブル（IS−TBL）の割込フラツグＡ７をセ
ツトすると同時に割込要求信号９をセツトす
る。
２ 入出力装置Ｂ４はインタラプトステータステ
ーブル（IS−TBL）の割込フラツグＢ７をセ
ツトすると同時に割込要求信号９をセツトす
る。
ーブル（IS−TBL）の割込フラツグＢ７をセ
ツトすると同時に割込要求信号９をセツトす
る。
３ 中央処理装置１は割込要求信号９により主記
憶装置２のインタラプトステータステーブル
（IS−TBL）内の何れの割込フラツグがセツト
しているかを調べるために、Ａ７→Ｂ７→…Ｎ
７とポーリングする。
憶装置２のインタラプトステータステーブル
（IS−TBL）内の何れの割込フラツグがセツト
しているかを調べるために、Ａ７→Ｂ７→…Ｎ
７とポーリングする。
４ 中央処理装置１は先ずＡ７がセツトしている
ので、入出力装置３からの割込要求信号と解釈
し、当該割込フラツグＡ７をリセツトするとと
もに先述と同様に入出力装置３に対し、割込受
付信号を返す。
ので、入出力装置３からの割込要求信号と解釈
し、当該割込フラツグＡ７をリセツトするとと
もに先述と同様に入出力装置３に対し、割込受
付信号を返す。
５ 入出力装置３は割込要求信号９をリセツトす
るが、入出力装置４からの割込要求信号９がセ
ツトされたままなので、中央処理装置１は再度
割込処理に入り、割込フラツグＢ７がセツトさ
れているのを検出する。
るが、入出力装置４からの割込要求信号９がセ
ツトされたままなので、中央処理装置１は再度
割込処理に入り、割込フラツグＢ７がセツトさ
れているのを検出する。
６ 中央処理装置１は割込フラツグＢ７をリセツ
トするとともに、入出力装置４に対して割込受
付信号を返す。
トするとともに、入出力装置４に対して割込受
付信号を返す。
７ 入出力装置４は割込要求信号９をリセツトす
る。
る。
ここで重要なことは上記した１）項や２）項の
割込フラツグのセツトと同時に（同じバスサイク
ル内で）割込要求信号９を出力することである。
つまり同時に行なわれないときは下記のような不
都合が生じる。
割込フラツグのセツトと同時に（同じバスサイク
ル内で）割込要求信号９を出力することである。
つまり同時に行なわれないときは下記のような不
都合が生じる。
(A) 入出力装置４は割込フラツグＢ７をセツト
(B) 入出力装置４は割込要求信号９をセツト
(C) 入出力装置３は割込フラツグＡ７をセツト
(D) 中央処理装置１はポーリングにより割込フラ
ツグＡ７セツトを認識 (E) 中央処理装置１は入出力装置３に割込受付信
号を返す。
ツグＡ７セツトを認識 (E) 中央処理装置１は入出力装置３に割込受付信
号を返す。
ということになり、入出力装置３は割込要求信号
９を発していないのに割込受付信号をもらうこと
になる。従つて、割込フラツグのセツトと割込要
求信号９の送出は同時でなければならない。
９を発していないのに割込受付信号をもらうこと
になる。従つて、割込フラツグのセツトと割込要
求信号９の送出は同時でなければならない。
この制御を実現するための一実施例第２図を示
す。先ずインタラプトステータステーブル（IS−
TBL）の割込フラツグをセツトする前に、割込
プリセツトフラツグセツト信号１５により割込プ
リセツトフラツグ１１をプリセツトしておく。次
にインタラプトステータステーブル（IS−TBL）
の割込フラツグをセツトするとき、デコーダ１９
の出力２０は“真”となりラストストローブ７の
タイミングでANDゲート１２の出力１７も“真”
となる。その結果、割込要求フラツグ１３はセツ
トし、割込要求信号９を出力する。尚、割込要求
フラツグ１３の出力は割込プリセツトフラツグ１
１をリセツトする。割込受付信号は、自己アドレ
ス検出回路１４が、アドレスバス６上のアドレス
とリードストローブ８により自己アドレスを検出
し、その出力１８により割込要求フラツグ１３が
リセツトされることによつて消滅する。これによ
つて一連の動作が終了する。
す。先ずインタラプトステータステーブル（IS−
TBL）の割込フラツグをセツトする前に、割込
プリセツトフラツグセツト信号１５により割込プ
リセツトフラツグ１１をプリセツトしておく。次
にインタラプトステータステーブル（IS−TBL）
の割込フラツグをセツトするとき、デコーダ１９
の出力２０は“真”となりラストストローブ７の
タイミングでANDゲート１２の出力１７も“真”
となる。その結果、割込要求フラツグ１３はセツ
トし、割込要求信号９を出力する。尚、割込要求
フラツグ１３の出力は割込プリセツトフラツグ１
１をリセツトする。割込受付信号は、自己アドレ
ス検出回路１４が、アドレスバス６上のアドレス
とリードストローブ８により自己アドレスを検出
し、その出力１８により割込要求フラツグ１３が
リセツトされることによつて消滅する。これによ
つて一連の動作が終了する。
上述したような割込制御手段を採ることによ
り、各入出力装置からの割込要求はワイヤードオ
アされ中央処理装置に入力されるので、少ないハ
ードウエアで多数の入出力装置の割込制御が可能
である。又、入出力装置の割込レベル（優先度）
に応じて第４図のように複数本の割込要求ライン
を持ち、さらに同類の割込レベルをもつ入出力装
置毎に上記実施例のようにワイヤードオアするこ
とにより、さらに大規模システム向きになる。
又、中央処理装置が割込フラツグをポーリングす
る順序を変えれば、ワイヤードオアされた入出力
装置の割込優先順位を変更できるので柔軟性のあ
る割込制御ができる。
り、各入出力装置からの割込要求はワイヤードオ
アされ中央処理装置に入力されるので、少ないハ
ードウエアで多数の入出力装置の割込制御が可能
である。又、入出力装置の割込レベル（優先度）
に応じて第４図のように複数本の割込要求ライン
を持ち、さらに同類の割込レベルをもつ入出力装
置毎に上記実施例のようにワイヤードオアするこ
とにより、さらに大規模システム向きになる。
又、中央処理装置が割込フラツグをポーリングす
る順序を変えれば、ワイヤードオアされた入出力
装置の割込優先順位を変更できるので柔軟性のあ
る割込制御ができる。
以上詳記したように本発明の割込制御方式によ
れば中央処理装置および複数のモジユールが共通
のバスに接続された情報処理システムにおいて、
上記中央処理装置に対する上記各モジユールから
の割込要求ラインをワイヤードオア接続する手段
と、上記各モジユールが、割込み原因の発生に伴
つて、割込要求ラインを活性化すると同時に主記
憶内インタラプトステータステーブルの自己に固
有の割込フラツグをセツトする手段と、上記中央
処理装置が活性化された割込要求ラインによつて
起動し、割込フラツグをポーリングすることによ
り、割込要求ラインを活性化したモジユールを知
る手段とを有して、割込制御を行なう構成とした
ことにより、簡単なハードウエア構成にて大規模
システムにも適した柔軟性のある割込制御機構が
実現できる。
れば中央処理装置および複数のモジユールが共通
のバスに接続された情報処理システムにおいて、
上記中央処理装置に対する上記各モジユールから
の割込要求ラインをワイヤードオア接続する手段
と、上記各モジユールが、割込み原因の発生に伴
つて、割込要求ラインを活性化すると同時に主記
憶内インタラプトステータステーブルの自己に固
有の割込フラツグをセツトする手段と、上記中央
処理装置が活性化された割込要求ラインによつて
起動し、割込フラツグをポーリングすることによ
り、割込要求ラインを活性化したモジユールを知
る手段とを有して、割込制御を行なう構成とした
ことにより、簡単なハードウエア構成にて大規模
システムにも適した柔軟性のある割込制御機構が
実現できる。
第１図は本発明の一実施例を示すブロツク図、
第２図は上記実施例に於ける入出力装置内の割込
制御部の要部回路構成を示す回路ブロツク図、第
３図は上記実施例に於けるシステムアドレス空間
を示す図、第４図、及び第５図はそれぞれ従来の
割込制御方式を説明するためのブロツク図であ
る。 １……中央処理装置、２……主記憶装置、３，
４……入出力装置、５……データバス、６……ア
ドレスバス、１１……割込プリセツトフラツグ
（IPF）、１２……ANDゲート、１３……割込要
求フラツグ（IRF）、１４……自己アドレス検出
回路（SA−DET）、１９……デコーダ(D)、IS−
TBL……インタラプトステータステーブル。
第２図は上記実施例に於ける入出力装置内の割込
制御部の要部回路構成を示す回路ブロツク図、第
３図は上記実施例に於けるシステムアドレス空間
を示す図、第４図、及び第５図はそれぞれ従来の
割込制御方式を説明するためのブロツク図であ
る。 １……中央処理装置、２……主記憶装置、３，
４……入出力装置、５……データバス、６……ア
ドレスバス、１１……割込プリセツトフラツグ
（IPF）、１２……ANDゲート、１３……割込要
求フラツグ（IRF）、１４……自己アドレス検出
回路（SA−DET）、１９……デコーダ(D)、IS−
TBL……インタラプトステータステーブル。
Claims (1)
- １ 中央処理装置、主記憶装置、および複数のモ
ジユールがそれぞれ、制御信号線にライトストロ
ーブ信号線及びリードストローブ信号線を含む共
通のバスに接続され、上記各モジユールが割込み
要求をワイヤードオア接続による一本の共通割込
み要求ラインを介し上記中央処理装置に送出する
情報処理システムであつて、上記主記憶装置には
上記中央処理装置及びモジユールにより選択的に
アクセスされる、上記各モジユールに固有の割込
みフラツグをもつインタラプトステータステーブ
ルを有し、上記モジユールには、割込みの発生に
伴い上記割込み要求ライン及びライトストローブ
信号線を活性化し、上記バスを介して上記インタ
ラプトステータステーブルの自モジユールに対応
する割込みフラツグをセツトする手段を有し、上
記中央処理装置には、上記割込み要求ラインの活
性化状態を認識し、同認識時に上記リードストロ
ーブ信号線を活性化し、上記バスを介し上記イン
タラプトステータステーブルをアクセスして、上
記割込み要求ラインを活性化したモジユールを認
識する手段を有してなることを特徴とした割込制
御方式。
Priority Applications (3)
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|---|---|---|---|
| JP59228529A JPS61107456A (ja) | 1984-10-30 | 1984-10-30 | 割込制御方式 |
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| KR1019850008069A KR890005052B1 (ko) | 1984-10-30 | 1985-10-30 | 인터럽트 제어시스템 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59228529A JPS61107456A (ja) | 1984-10-30 | 1984-10-30 | 割込制御方式 |
Publications (2)
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| JPS61107456A JPS61107456A (ja) | 1986-05-26 |
| JPH0326865B2 true JPH0326865B2 (ja) | 1991-04-12 |
Family
ID=16877838
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59228529A Granted JPS61107456A (ja) | 1984-10-30 | 1984-10-30 | 割込制御方式 |
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Also Published As
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