JPH0326873B2 - - Google Patents
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- Publication number
- JPH0326873B2 JPH0326873B2 JP59148912A JP14891284A JPH0326873B2 JP H0326873 B2 JPH0326873 B2 JP H0326873B2 JP 59148912 A JP59148912 A JP 59148912A JP 14891284 A JP14891284 A JP 14891284A JP H0326873 B2 JPH0326873 B2 JP H0326873B2
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- JP
- Japan
- Prior art keywords
- data
- circuit
- circuit diagram
- diagram data
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Description
【発明の詳細な説明】
（産業上の利用分野）
現在、LSIのレイアウト設計及び設計後のアー
トワークデータに対する検証はいずれもコンピユ
ータを利用した装置が導入されている。本発明は
このコンピユータを利用して設計されたLSIのレ
イアウトに対する照合検査のシステムに関するも
のである。
トワークデータに対する検証はいずれもコンピユ
ータを利用した装置が導入されている。本発明は
このコンピユータを利用して設計されたLSIのレ
イアウトに対する照合検査のシステムに関するも
のである。
（従来の技術）
現在、回路配線図等のアートワークデータに対
する配線チエツクはコンピユータを利用した配線
チエツクシステムが導入されているが、基本とな
る回路図の回路表現とコンピユータで自動設計さ
れたアートワークデータから回路復元された回路
表現とが同一機能の回路でありながら異る場合が
多い。
する配線チエツクはコンピユータを利用した配線
チエツクシステムが導入されているが、基本とな
る回路図の回路表現とコンピユータで自動設計さ
れたアートワークデータから回路復元された回路
表現とが同一機能の回路でありながら異る場合が
多い。
この様な回路表現の違いを同一配線として配線
チエツクをコンピユータを利用して配線チエツク
を行う場合は、アートワークデータに合せて、基
本となる回路図の方の回路表現を一部人手で修正
してから配線チエツクを実行したり、修正せずに
配線チエツクを実行した後、コンピユータから出
力されるエラーデータの中から真のエラーを人手
で抽出したりしている。
チエツクをコンピユータを利用して配線チエツク
を行う場合は、アートワークデータに合せて、基
本となる回路図の方の回路表現を一部人手で修正
してから配線チエツクを実行したり、修正せずに
配線チエツクを実行した後、コンピユータから出
力されるエラーデータの中から真のエラーを人手
で抽出したりしている。
（発明が解決しようとする問題点）
実行前又は実行後に人手による修正や検討を必
要とし、多大な工数を費している又、このような
人手工数を必要としている為大データには不向き
となつているのが現状である。
要とし、多大な工数を費している又、このような
人手工数を必要としている為大データには不向き
となつているのが現状である。
本発明の目的は人手による修正や検討の必要の
ない回路接続照合システムを得ることにある。
ない回路接続照合システムを得ることにある。
（問題点を解決するための手段）
本発明によれば、被検査回路図をデイジタルデ
ータに変換し、変換されたデータのうち、単一素
子の直列回路又は並列回路はこれを全体として単
一の素子のデータに変換し、この変換されたデー
タと基本回路データとを比較検査することを特徴
とする回路接続照合システムを得る。
ータに変換し、変換されたデータのうち、単一素
子の直列回路又は並列回路はこれを全体として単
一の素子のデータに変換し、この変換されたデー
タと基本回路データとを比較検査することを特徴
とする回路接続照合システムを得る。
（実施例）
本発明は、LSI用アートワークデータをチエツ
クする際に基本となる回路図を電子的に記憶（た
とえばデイジタイザー等により回路図の座標を読
取りデイスク等に記憶させる方法が一般的であ
る）し、又、検査の対象となるコンピユータで作
成された回路データ（アートワークデータ）も電
子的に記憶し、コンピユータにより配続検査を行
つている。
クする際に基本となる回路図を電子的に記憶（た
とえばデイジタイザー等により回路図の座標を読
取りデイスク等に記憶させる方法が一般的であ
る）し、又、検査の対象となるコンピユータで作
成された回路データ（アートワークデータ）も電
子的に記憶し、コンピユータにより配続検査を行
つている。
本発明の一実施例によるシステム構成を第１図
に示す。
に示す。
LSI用アートワークデータにもとずいて回路図
として表現されたものをデイジタイザー１０１で
システムに入力している。アートワークデータが
電子的なものであれば、システムに直接入力して
も良い。基本となる回路図データはワークステー
シヨン１０２を介して入力している。それぞれ入
力されたデータは記憶媒体１０３，１０４に記憶
される。システム全体はシステムコントローラ１
０５により制御されている。システムコントロー
ラ１０５の制御のもとに検査が実行された後のプ
ロツトデータはブロツタ１０６でプロツトした
り、プリンター１０７でリスト出力する。１０８
は電子的にデータの転送を行うバスラインで、ａ
はアートワークデータにもとずいて描かれた回路
図、ｂは基本となる回路が描かれた回路図面、
ｃ，ｄは本システムから処理後出力されるプロツ
ト図及びリストである。
として表現されたものをデイジタイザー１０１で
システムに入力している。アートワークデータが
電子的なものであれば、システムに直接入力して
も良い。基本となる回路図データはワークステー
シヨン１０２を介して入力している。それぞれ入
力されたデータは記憶媒体１０３，１０４に記憶
される。システム全体はシステムコントローラ１
０５により制御されている。システムコントロー
ラ１０５の制御のもとに検査が実行された後のプ
ロツトデータはブロツタ１０６でプロツトした
り、プリンター１０７でリスト出力する。１０８
は電子的にデータの転送を行うバスラインで、ａ
はアートワークデータにもとずいて描かれた回路
図、ｂは基本となる回路が描かれた回路図面、
ｃ，ｄは本システムから処理後出力されるプロツ
ト図及びリストである。
以下、バイポーラ回路の一例をもとにより詳細
に説明する。
に説明する。
第２図は抵抗が接続されている状態を示す回路
図で、たとえば10KΩの抵抗を接続する為に
10KΩの抵抗１を１本のみ接続する場合（同図
ａ）もあるが、都合によつては5KΩの抵抗２を
２本直列に接続（同図ｂ）したり、20KΩの抵抗
３を２本並列に接続（同図ｃ）したりする。これ
らは機能上全く等価であるので、システムコント
ローラ１０５の制御のもとで第３図ａ，ｂ，ｃの
如く、それぞれ１本の抵抗１′，２′，３′に置き
換る事により、回路表現を統一化する。このよう
に統一化されたデータと基本回路図との接続検査
が行なわれる。
図で、たとえば10KΩの抵抗を接続する為に
10KΩの抵抗１を１本のみ接続する場合（同図
ａ）もあるが、都合によつては5KΩの抵抗２を
２本直列に接続（同図ｂ）したり、20KΩの抵抗
３を２本並列に接続（同図ｃ）したりする。これ
らは機能上全く等価であるので、システムコント
ローラ１０５の制御のもとで第３図ａ，ｂ，ｃの
如く、それぞれ１本の抵抗１′，２′，３′に置き
換る事により、回路表現を統一化する。このよう
に統一化されたデータと基本回路図との接続検査
が行なわれる。
第４図は、トランジスタが接続されている状態
を示す。トランジスタも大きなエミツタ面積の一
つのトランジスタ４を用いる場合（同図ａ）もあ
れば、より小さなエミツタ面積のトランジスタ５
を２個並列に接続（同図ｂ）したり、エミツタを
２個同じベース内に形成したトランジスタ６を用
いたり（同図ｃ）する。尚、同図ａ中“２”はエ
ミツタの面積系数を示している。この様な種々の
回路表現を、抵抗と同様に統一した回路表現にす
る。この統一の仕方には２つの方法がある。その
１つは、第４図ａのトランジスタ４に付加されて
いる面積系数に合せて系数の数だけトランジスタ
４′を第５図ａのように並列に接続する。他のも
のは、第４図ｂ，ｃのトランジスタ５，６のエミ
ツタ、コレクタ端子の中で、一番多い端子の数に
合せて、この端子の数分のトランジスタ５′，
６′を第５図ｂ，ｃのよに、並列接続する。この
様にして回路表現の統一化を行つた第５図ａ，
ｂ，ｃはいずれも同じものとなる。
を示す。トランジスタも大きなエミツタ面積の一
つのトランジスタ４を用いる場合（同図ａ）もあ
れば、より小さなエミツタ面積のトランジスタ５
を２個並列に接続（同図ｂ）したり、エミツタを
２個同じベース内に形成したトランジスタ６を用
いたり（同図ｃ）する。尚、同図ａ中“２”はエ
ミツタの面積系数を示している。この様な種々の
回路表現を、抵抗と同様に統一した回路表現にす
る。この統一の仕方には２つの方法がある。その
１つは、第４図ａのトランジスタ４に付加されて
いる面積系数に合せて系数の数だけトランジスタ
４′を第５図ａのように並列に接続する。他のも
のは、第４図ｂ，ｃのトランジスタ５，６のエミ
ツタ、コレクタ端子の中で、一番多い端子の数に
合せて、この端子の数分のトランジスタ５′，
６′を第５図ｂ，ｃのよに、並列接続する。この
様にして回路表現の統一化を行つた第５図ａ，
ｂ，ｃはいずれも同じものとなる。
この様に回路表現の統一化を回路接続照合シス
テムの中で、接続照合処理の前処理として行い、
その後基本回路図に基づいて作成されたデータと
回路表現の統一されたデータとの比較を行い検査
が実行される。実行された結果はプロツタ６でプ
ロツト図ｃに打ち出されたり、プリンター１０７
でリストｄに出力される。
テムの中で、接続照合処理の前処理として行い、
その後基本回路図に基づいて作成されたデータと
回路表現の統一されたデータとの比較を行い検査
が実行される。実行された結果はプロツタ６でプ
ロツト図ｃに打ち出されたり、プリンター１０７
でリストｄに出力される。
（発明の効果）
本発明は、従来の回路接続参照システムでは入
力データ（アートワークデータと回路図データ）
や出力データに対して人手によりその接続表現の
統一化（入力データの修正）を行つていたが、こ
れら人手修正を必要としない為、その作業能率は
著しく向する。又、人手が介在しない為照合結果
に対しても信頼度が高いものである。
力データ（アートワークデータと回路図データ）
や出力データに対して人手によりその接続表現の
統一化（入力データの修正）を行つていたが、こ
れら人手修正を必要としない為、その作業能率は
著しく向する。又、人手が介在しない為照合結果
に対しても信頼度が高いものである。
第１図は本発明の一実施例によるシステム構成
の一例を示すブロツク図である。第２図ａ，ｂ，
ｃは、抵抗の接続状態をそれぞれ示す回路図、第
３図ａ，ｂ，ｃは第２図ａ，ｂ，ｃの抵抗接続の
表現を統一した回路図である。第４図ａ，ｂ，ｃ
はトランジスタの接続状態をそれぞれ示す回路
図、第５図ａ，ｂ，ｃは第４図ａ，ｂ，ｃのトラ
ンジスタ接続を統一表現化した回路図である。 １，２，３，１′，２′，３′……抵抗、４，５，
６，４′，５′，６′……トランジスタ、１０１…
…デイジタイザー、１０２……ワークステーシヨ
ン、１０３，１０４……記憶媒体、１００５……
システムコントローラ、１０６……プロツタ、１
０７……プリンタ、ａ……被検査回路図、ｂ……
基本回路図、ｃ……プロツト図、ｄ……リスト。
の一例を示すブロツク図である。第２図ａ，ｂ，
ｃは、抵抗の接続状態をそれぞれ示す回路図、第
３図ａ，ｂ，ｃは第２図ａ，ｂ，ｃの抵抗接続の
表現を統一した回路図である。第４図ａ，ｂ，ｃ
はトランジスタの接続状態をそれぞれ示す回路
図、第５図ａ，ｂ，ｃは第４図ａ，ｂ，ｃのトラ
ンジスタ接続を統一表現化した回路図である。 １，２，３，１′，２′，３′……抵抗、４，５，
６，４′，５′，６′……トランジスタ、１０１…
…デイジタイザー、１０２……ワークステーシヨ
ン、１０３，１０４……記憶媒体、１００５……
システムコントローラ、１０６……プロツタ、１
０７……プリンタ、ａ……被検査回路図、ｂ……
基本回路図、ｃ……プロツト図、ｄ……リスト。
Claims (1)
- １ 基本となる回路図データと被検査回路の回路
図データとを入力し、両回路図データのうち、直
列又は並列に接続されている抵抗および並列に接
続されているトランジスタをそれぞれ単一の抵抗
およびトランジスタとしてのデータに変換して両
回路図データ間の回路表現を統一化した後、被検
査回路の回路図データと基本となる回路図データ
とを比較照合することを特徴とする回路接続照合
システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14891284A JPS6128163A (ja) | 1984-07-18 | 1984-07-18 | 回路接続照合システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14891284A JPS6128163A (ja) | 1984-07-18 | 1984-07-18 | 回路接続照合システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6128163A JPS6128163A (ja) | 1986-02-07 |
| JPH0326873B2 true JPH0326873B2 (ja) | 1991-04-12 |
Family
ID=15463433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14891284A Granted JPS6128163A (ja) | 1984-07-18 | 1984-07-18 | 回路接続照合システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6128163A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6347882A (ja) * | 1986-08-18 | 1988-02-29 | Fujitsu Ltd | 図形処理装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58206138A (ja) * | 1982-05-26 | 1983-12-01 | Toshiba Corp | 論理回路シミユレ−シヨン装置 |
-
1984
- 1984-07-18 JP JP14891284A patent/JPS6128163A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6128163A (ja) | 1986-02-07 |
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