JPH032687A - ディジタルパルス圧縮装置 - Google Patents
ディジタルパルス圧縮装置Info
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- JPH032687A JPH032687A JP1138053A JP13805389A JPH032687A JP H032687 A JPH032687 A JP H032687A JP 1138053 A JP1138053 A JP 1138053A JP 13805389 A JP13805389 A JP 13805389A JP H032687 A JPH032687 A JP H032687A
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- 238000007906 compression Methods 0.000 title claims abstract description 42
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- 238000010586 diagram Methods 0.000 description 5
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01S—RADIO DIRECTION-FINDING; RADIO NAVIGATION; DETERMINING DISTANCE OR VELOCITY BY USE OF RADIO WAVES; LOCATING OR PRESENCE-DETECTING BY USE OF THE REFLECTION OR RERADIATION OF RADIO WAVES; ANALOGOUS ARRANGEMENTS USING OTHER WAVES
- G01S13/00—Systems using the reflection or reradiation of radio waves, e.g. radar systems; Analogous systems using reflection or reradiation of waves whose nature or wavelength is irrelevant or unspecified
- G01S13/02—Systems using reflection of radio waves, e.g. primary radar systems; Analogous systems
- G01S13/06—Systems determining position data of a target
- G01S13/08—Systems for measuring distance only
- G01S13/10—Systems for measuring distance only using transmission of interrupted, pulse modulated waves
- G01S13/26—Systems for measuring distance only using transmission of interrupted, pulse modulated waves wherein the transmitted pulses use a frequency- or phase-modulated carrier wave
- G01S13/28—Systems for measuring distance only using transmission of interrupted, pulse modulated waves wherein the transmitted pulses use a frequency- or phase-modulated carrier wave with time compression of received pulses
- G01S13/282—Systems for measuring distance only using transmission of interrupted, pulse modulated waves wherein the transmitted pulses use a frequency- or phase-modulated carrier wave with time compression of received pulses using a frequency modulated carrier wave
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、パルス内が変調された信号からなる長パルス
信号を送信するレーダ装置においてその受信信号である
受信長パルス信号の短パルス信号への変換をディジタル
信号処理によって行うディジタルパルス圧縮装置に関す
る。
信号を送信するレーダ装置においてその受信信号である
受信長パルス信号の短パルス信号への変換をディジタル
信号処理によって行うディジタルパルス圧縮装置に関す
る。
（従来の技術）
周知のように、パルス内が変調された信号からなる長パ
ルス信号を送信するレーダ装置では、その受信信号であ
る受信長パルス信号を量子化し復調するディジタル信号
処理によってパルス圧縮し、所望の短パルス信号を得る
ようにしている。
ルス信号を送信するレーダ装置では、その受信信号であ
る受信長パルス信号を量子化し復調するディジタル信号
処理によってパルス圧縮し、所望の短パルス信号を得る
ようにしている。
このパルス圧縮は、式（１）に示す相関処理によって表
される。
される。
パルス圧縮出力ｙ（ｔ）
ここに、ｘ、（ｔ）は受信信号、ｒｅｆ（ｔ）は参照信
号である。なお、参照信号は圧縮出力が最大となるよう
に、即ち、マツチドフィルタとなるように決定されるが
、レーダ装置では、受信信号が送信信号の反射信号であ
るから、参照信号として送信信号の複素共役信号が用い
られる。
号である。なお、参照信号は圧縮出力が最大となるよう
に、即ち、マツチドフィルタとなるように決定されるが
、レーダ装置では、受信信号が送信信号の反射信号であ
るから、参照信号として送信信号の複素共役信号が用い
られる。
そして、時間軸上での相関処理は周波数軸上の掛算で表
されることが知られており、前記式（１）は周波数軸上
では次の式（２）で表される。
されることが知られており、前記式（１）は周波数軸上
では次の式（２）で表される。
Ｙ （ｆ） ＝Ｘ、（ｆ） −Ｘｔ （ｆ＞
（２）ここに、Ｙ（ｆ＞は前記圧縮出力ｙ（ｔ
）のフーリエ変換、Ｘ、（ｆ＞は前記受信信号ｘ、（ｔ
）のフーリエ変換、Ｘｔ（ｆ）は前記送信信号の複素共
役信号（即ち、前記参照信号ｒｅｆ（ｔ））のフーリエ
変換である。
（２）ここに、Ｙ（ｆ＞は前記圧縮出力ｙ（ｔ
）のフーリエ変換、Ｘ、（ｆ＞は前記受信信号ｘ、（ｔ
）のフーリエ変換、Ｘｔ（ｆ）は前記送信信号の複素共
役信号（即ち、前記参照信号ｒｅｆ（ｔ））のフーリエ
変換である。
従来のディジタルパルス圧縮装置は式く２）を実現した
もので、例えば第３図に示すように構成される。第３図
において、受信信号、送信信号（複素共役信号である）
はそれぞれＡ／Ｄ変換器２０１ａ（２０１ｂ）にてサン
プリングされディジタル信号へ変換され、窓関数処理器
２０２ａ （２０２ｂ）にてサンプリングによる影響が
低減された後、高速フーリエ変換（ＦＦＴ）処理器２０
３ａ（２０３ｂ）にて上記フーリエ変換が高速で行われ
る。そして各ＦＦＴ処理器２０３ａ（２０３ｂ）の出力
が乗算器２０４にて乗算され、その乗算出力が逆ＦＦＴ
処理器２０５にて逆ＦＦＴ処理されることによって時間
軸上のパルス圧縮信号が得られる。なお、窓関数処理や
ＦＦＴ処理等に関しては、例えば文献［ディジタル信号
処理」（合弁を著、産報出版）に詳述されている。
もので、例えば第３図に示すように構成される。第３図
において、受信信号、送信信号（複素共役信号である）
はそれぞれＡ／Ｄ変換器２０１ａ（２０１ｂ）にてサン
プリングされディジタル信号へ変換され、窓関数処理器
２０２ａ （２０２ｂ）にてサンプリングによる影響が
低減された後、高速フーリエ変換（ＦＦＴ）処理器２０
３ａ（２０３ｂ）にて上記フーリエ変換が高速で行われ
る。そして各ＦＦＴ処理器２０３ａ（２０３ｂ）の出力
が乗算器２０４にて乗算され、その乗算出力が逆ＦＦＴ
処理器２０５にて逆ＦＦＴ処理されることによって時間
軸上のパルス圧縮信号が得られる。なお、窓関数処理や
ＦＦＴ処理等に関しては、例えば文献［ディジタル信号
処理」（合弁を著、産報出版）に詳述されている。
ところで、レーダ装置では、空間捜索という性格から実
時間でパルス圧縮を行う必要があるので、前記ＦＦＴ処
理器（２０３ａ、 ２０３ｂ）として第４図に示すよう
なパイプラインＦＦＴ処理器が使用されることが多い、
このパイプラインＦＦＴ処理器については、例えば特公
昭５７−２１７４３号公報〈ｒ連続処理離散的フーリエ
変換回路」）に詳述されているが、ＦＦＴ処理ポイント
数（入力データ数〉ＮをＮ＝８として簡単に説明すると
次のようになる。
時間でパルス圧縮を行う必要があるので、前記ＦＦＴ処
理器（２０３ａ、 ２０３ｂ）として第４図に示すよう
なパイプラインＦＦＴ処理器が使用されることが多い、
このパイプラインＦＦＴ処理器については、例えば特公
昭５７−２１７４３号公報〈ｒ連続処理離散的フーリエ
変換回路」）に詳述されているが、ＦＦＴ処理ポイント
数（入力データ数〉ＮをＮ＝８として簡単に説明すると
次のようになる。
第４図において、入力端子３０１に印加される入力デー
タは２分岐され、一方は直接的に他方は４段の遅延器３
０２を介してそれぞれ演算器３０３へ入力する。演算器
３０３はこの２人力信号に基づき次の式（３）の演算（
第０段の演算、（）。とすさらに、演算器３０５と同３
０７の各２出力は、それぞれ２分岐され、それぞれ一方
は直接的に他方は１段の遅延器＜３０８．３１０，３１
２．３１４ンを介して対応する演算器（３０９，３１１
，３１３，３１５＞へ入力する。演算器（３０９，３１
１，３１３，３１５）は対応する２人力信号に基づき次
の式く５）の演算（第２段の演算、（）２とする）を行
う。
タは２分岐され、一方は直接的に他方は４段の遅延器３
０２を介してそれぞれ演算器３０３へ入力する。演算器
３０３はこの２人力信号に基づき次の式（３）の演算（
第０段の演算、（）。とすさらに、演算器３０５と同３
０７の各２出力は、それぞれ２分岐され、それぞれ一方
は直接的に他方は１段の遅延器＜３０８．３１０，３１
２．３１４ンを介して対応する演算器（３０９，３１１
，３１３，３１５＞へ入力する。演算器（３０９，３１
１，３１３，３１５）は対応する２人力信号に基づき次
の式く５）の演算（第２段の演算、（）２とする）を行
う。
この演算器３０３の２つの出力はそれぞれ２分岐され、
それぞれ一方は直接的に他方は２段の遅延器＜３０４，
３０６）を介して対応する演算器（３０５，３０７）へ
入力する。演算器（３０５，３０７＞は対応する２人力
信号に基づき次の式（４）の演算（第１段の演算、（）
１とする）を行う。
それぞれ一方は直接的に他方は２段の遅延器＜３０４，
３０６）を介して対応する演算器（３０５，３０７）へ
入力する。演算器（３０５，３０７＞は対応する２人力
信号に基づき次の式（４）の演算（第１段の演算、（）
１とする）を行う。
この第２段の８個の演算結果ＮＺＩ）２〜（Ｚｌ）２）
がＦＦＴ結果出力（ＺＯ〜Ｚ７）として対応する出力端
子（３１６〜３２３）から出力される。これに基づきｉ
＝０番目のデータｘｏからｉ＝７番目のデータｘ７まで
の８個のデータが求められる。即ち、前記式１式％ であるが、例えばｉ＝Ｏのときの式（５）を求めると、 となり、データＸ、１〜同ｘ７を求めることができる。
がＦＦＴ結果出力（ＺＯ〜Ｚ７）として対応する出力端
子（３１６〜３２３）から出力される。これに基づきｉ
＝０番目のデータｘｏからｉ＝７番目のデータｘ７まで
の８個のデータが求められる。即ち、前記式１式％ であるが、例えばｉ＝Ｏのときの式（５）を求めると、 となり、データＸ、１〜同ｘ７を求めることができる。
（発明が解決しようとする課題）
ところで、レーダ装置では、覆域の状態、即ち、レーダ
環境は一定不変ではなく変化するので、このレーダ環境
に適応的に対応できることが要求される。パルス内が変
調された信号からなる長パルス信号を用いるレーダ装置
ではパルス圧縮比を適応的に変更することで前記要請に
応えることができる。つまり、ディジタルパルス圧縮装
置において処理ポイント数を変更するのである。
環境は一定不変ではなく変化するので、このレーダ環境
に適応的に対応できることが要求される。パルス内が変
調された信号からなる長パルス信号を用いるレーダ装置
ではパルス圧縮比を適応的に変更することで前記要請に
応えることができる。つまり、ディジタルパルス圧縮装
置において処理ポイント数を変更するのである。
しかしながら、前述したように、ＦＦＴ処理を用いた従
来のディジタルパルス圧縮装置では処理ポイント数は固
定的にＮ点と設定され、これを可変とすることは困難で
ある。特に、第４図に示した実時間で連続ＦＦＴ処理を
行うパイプラインＦＦＴ処理器の場合、処理ポイント数
を可変とするためには、遅延器の遅延量および処理段数
の可変が必要であり、非常に複雑な構成となる。さらに
、サンプリングによる影響を抑圧するための窓関数処理
および周波数軸から時間軸へ信号を戻すための逆ＦＦＴ
処理器が必要である。このように従来のＦＦＴ処理を用
いたディジタルパルス圧縮装置では、実時間で連続処理
を行うと共に、パルス圧縮比を適応的に変更することは
困難であるという問題点を有している。
来のディジタルパルス圧縮装置では処理ポイント数は固
定的にＮ点と設定され、これを可変とすることは困難で
ある。特に、第４図に示した実時間で連続ＦＦＴ処理を
行うパイプラインＦＦＴ処理器の場合、処理ポイント数
を可変とするためには、遅延器の遅延量および処理段数
の可変が必要であり、非常に複雑な構成となる。さらに
、サンプリングによる影響を抑圧するための窓関数処理
および周波数軸から時間軸へ信号を戻すための逆ＦＦＴ
処理器が必要である。このように従来のＦＦＴ処理を用
いたディジタルパルス圧縮装置では、実時間で連続処理
を行うと共に、パルス圧縮比を適応的に変更することは
困難であるという問題点を有している。
この問題を解決するためには、周波数軸上の処理（ＦＦ
Ｔ処理）の替わりに、時間軸上の処理（式（１）〉を行
えばよい。ディジタル処理を行うため、式（１）を量子
化すれば、式（６）に示すように、離散信号に対するパ
ルス圧縮の式が得られる。
Ｔ処理）の替わりに、時間軸上の処理（式（１）〉を行
えばよい。ディジタル処理を行うため、式（１）を量子
化すれば、式（６）に示すように、離散信号に対するパ
ルス圧縮の式が得られる。
ｙ （ｋ） ＝Σ Ｂ（ｉ）−ｘ（ｉ＋ｋ） −−
ｍ−−−−（６）なお、Ｂ（ｉ）は重み付け係数である
。この式（６）を実現する構成が第５図に示すトランス
バーサルフィルタと呼ばれる構成である。
ｍ−−−−（６）なお、Ｂ（ｉ）は重み付け係数である
。この式（６）を実現する構成が第５図に示すトランス
バーサルフィルタと呼ばれる構成である。
第５図において、このトランスバーサルフィルタは、演
算器４０１と遅延器４０２とを単位構成とし、これを処
理ポイント数分だけ縦続接続し、各演算器４０１の出力
を加算器４１０にて加算することにより、上記式（６）
を実現するようにしたものである。このトランスバーサ
ルフィルタにおいては、演算器４０１に与える重み付け
係数の値として、あらかじめ窓関数を本来の重み付け係
数に掛は合わせた値とすればパルス圧縮処理と同時に窓
関数処理を行うことが可能である。また、加算器４１０
への演算器出力の要否制御および重み付け係数の変更を
行えばパルス圧縮比を適応的に変更することが可能であ
る。
算器４０１と遅延器４０２とを単位構成とし、これを処
理ポイント数分だけ縦続接続し、各演算器４０１の出力
を加算器４１０にて加算することにより、上記式（６）
を実現するようにしたものである。このトランスバーサ
ルフィルタにおいては、演算器４０１に与える重み付け
係数の値として、あらかじめ窓関数を本来の重み付け係
数に掛は合わせた値とすればパルス圧縮処理と同時に窓
関数処理を行うことが可能である。また、加算器４１０
への演算器出力の要否制御および重み付け係数の変更を
行えばパルス圧縮比を適応的に変更することが可能であ
る。
しかし、パルス圧縮比の変更を可能とするためには、各
演算器毎に重み付け係数を与える必要がある上に、制御
信号自身も各演算器毎に動作タイミングを考慮して与え
る必要があるので、非常に複雑な構成となり、実現困難
である。
演算器毎に重み付け係数を与える必要がある上に、制御
信号自身も各演算器毎に動作タイミングを考慮して与え
る必要があるので、非常に複雑な構成となり、実現困難
である。
本発明は、このような問題に鑑みなされたもので、その
目的は、パルス圧縮比の変更を簡単な構成で容易に行う
ことのできるディジタルパルス圧縮装置を提供すること
にある。
目的は、パルス圧縮比の変更を簡単な構成で容易に行う
ことのできるディジタルパルス圧縮装置を提供すること
にある。
（課題を解決するための手段）
前記目的を達成するために、本発明のディジタルパルス
圧縮装置は次の如き構成を有する。
圧縮装置は次の如き構成を有する。
即ち、本発明のディジタルパルス圧縮装置は、パルス内
が変調された信号からなる長パルス信号を送信するレー
ダ装置においてその受信信号である受信長パルス信号を
短パルス信号へ変換するディジタルパルス圧縮装置であ
って； このディジタルパルス圧縮装置は、本来の重み
付け係数に窓関数を掛けた重み付け係数をフィルタ係数
信号として発生する重み付け係数発生器と； タイミン
グ制御信号を発生するタイミング制御器と； フィルタ
演算器、第１および第２の遅延器を有する単位演算器の
複数個がらなり、各単位演算器の２つの遅延器をそれぞ
れ縦続接続し、最前段の単位演算器における第１の遅延
器には前記フィルタ係数信号を第２の遅延器には前記タ
イミング制御信号をそれぞれ入力し、各単位演算器にお
けるフィルタ演算器には第１および第２の遅延器の各入
力信号およびレーダ受信信号のサンプル値系列からなる
複素信号を供給するようにした単位演算器群と； 各フ
ィルタ演算器が対応するタイミング制御信号に従って出
力する演算結果を合成する合成回路と； 前記重み付け
係数発生器の出力係数の切替制御、前記タイミング制御
器の発生タイミングの変更制御、および前記単位演算器
群における所定数の単位演算器に対する演算許可または
演算禁止の制御を行う運用モード制御器と； を備えて
いることを特徴とするものである。
が変調された信号からなる長パルス信号を送信するレー
ダ装置においてその受信信号である受信長パルス信号を
短パルス信号へ変換するディジタルパルス圧縮装置であ
って； このディジタルパルス圧縮装置は、本来の重み
付け係数に窓関数を掛けた重み付け係数をフィルタ係数
信号として発生する重み付け係数発生器と； タイミン
グ制御信号を発生するタイミング制御器と； フィルタ
演算器、第１および第２の遅延器を有する単位演算器の
複数個がらなり、各単位演算器の２つの遅延器をそれぞ
れ縦続接続し、最前段の単位演算器における第１の遅延
器には前記フィルタ係数信号を第２の遅延器には前記タ
イミング制御信号をそれぞれ入力し、各単位演算器にお
けるフィルタ演算器には第１および第２の遅延器の各入
力信号およびレーダ受信信号のサンプル値系列からなる
複素信号を供給するようにした単位演算器群と； 各フ
ィルタ演算器が対応するタイミング制御信号に従って出
力する演算結果を合成する合成回路と； 前記重み付け
係数発生器の出力係数の切替制御、前記タイミング制御
器の発生タイミングの変更制御、および前記単位演算器
群における所定数の単位演算器に対する演算許可または
演算禁止の制御を行う運用モード制御器と； を備えて
いることを特徴とするものである。
（作 用）
次に、前記の如く構成される本発明のディジタルパルス
圧縮装置の作用を説明する。
圧縮装置の作用を説明する。
フィルタ係数およびタイミング制御信号は各単位演算器
にて所定時間遅延されながら最前段の単位演算器から順
に最後段の単位演算器まで伝達される。一方、レーダ受
信信号のサンプル値系列である複素信号は各単位演算器
にそれぞれ供給される。各単位演算器では、入力された
フィルタ係数信号と複素信号に基づきフィルタ演算を行
い、入力されたタイミング制御信号に従ってその演算結
果が出力される。各出方は所定時間遅延した関係を保っ
て合成される。つまり、時間軸上でのパルス圧縮処理を
行ったのである。このとき、窓関数処理も同時に実行で
きたのである。そして、パルス圧縮比の変更は運用モー
ド制御器を作動させるだけで簡単に行えるようになって
いる。
にて所定時間遅延されながら最前段の単位演算器から順
に最後段の単位演算器まで伝達される。一方、レーダ受
信信号のサンプル値系列である複素信号は各単位演算器
にそれぞれ供給される。各単位演算器では、入力された
フィルタ係数信号と複素信号に基づきフィルタ演算を行
い、入力されたタイミング制御信号に従ってその演算結
果が出力される。各出方は所定時間遅延した関係を保っ
て合成される。つまり、時間軸上でのパルス圧縮処理を
行ったのである。このとき、窓関数処理も同時に実行で
きたのである。そして、パルス圧縮比の変更は運用モー
ド制御器を作動させるだけで簡単に行えるようになって
いる。
斯くして、本発明のディジタルパルス圧縮装置によれば
、簡単な構成でレーダ環境に応じて適応的にパルス圧縮
比を変更できる効果がある。
、簡単な構成でレーダ環境に応じて適応的にパルス圧縮
比を変更できる効果がある。
（実 施 例ン
以下、本発明の実施例を添付図面を参照して説明する。
第１図は本発明の一実施例に係るディジタルパルス圧縮
装置を示す。第１図において、このディジタルパルス圧
縮装置は、入力端子１０１と、出力端子１０２と、重み
付け係数発生器１０３と、タイミング制御器１０４と、
運用モード制御器＋０５と、縦続接続された複数の単位
演算器（１０６，１１６・・・・・・、ｌＮ６）と、合
成回路１０７とを基本的に備える。
装置を示す。第１図において、このディジタルパルス圧
縮装置は、入力端子１０１と、出力端子１０２と、重み
付け係数発生器１０３と、タイミング制御器１０４と、
運用モード制御器＋０５と、縦続接続された複数の単位
演算器（１０６，１１６・・・・・・、ｌＮ６）と、合
成回路１０７とを基本的に備える。
入力端子１０１には、レーダ受信信号のサンプル値系列
からなる複素信号が印加される。この複素信号は各単位
演算器（１０６〜ｌＮ６）の複素信号入力端子１へ入力
される６重み付け係数発生器１０３は、本来の重み付け
係数に窓関数を掛けた重み付け係数からなるフィルタ係
数信号を発生する。即ち、前記複素信号がＸｌ〜ＸＮま
でのＮ個のデータである場合、この重み付け係数発生器
１０３ではＮ個のフィルタ係数信号（ｗ １〜ｗ、）を
発生する。このフィルタ係数信号は最前段の単位演算器
１０６のフィルタ係数信号入力端子２へ入力される。こ
の重み付け係数発生器１０３の出力フィルタ係数信号は
、運用モード制御器１０５がらの制御信号によって切り
替えられるようになっている。タイミング制御器＋０４
は、所定のタイミング制御信号を発生し、それを最前段
の単位演算器１０６のタイミング制御信号入力端子３へ
出力する。このタイミング制御器１０４のタイミング制
御信号の発生タイミングの繰り返眉期等は運用モード制
御器１０５からの制御信号によって変更できるようにな
っている。
からなる複素信号が印加される。この複素信号は各単位
演算器（１０６〜ｌＮ６）の複素信号入力端子１へ入力
される６重み付け係数発生器１０３は、本来の重み付け
係数に窓関数を掛けた重み付け係数からなるフィルタ係
数信号を発生する。即ち、前記複素信号がＸｌ〜ＸＮま
でのＮ個のデータである場合、この重み付け係数発生器
１０３ではＮ個のフィルタ係数信号（ｗ １〜ｗ、）を
発生する。このフィルタ係数信号は最前段の単位演算器
１０６のフィルタ係数信号入力端子２へ入力される。こ
の重み付け係数発生器１０３の出力フィルタ係数信号は
、運用モード制御器１０５がらの制御信号によって切り
替えられるようになっている。タイミング制御器＋０４
は、所定のタイミング制御信号を発生し、それを最前段
の単位演算器１０６のタイミング制御信号入力端子３へ
出力する。このタイミング制御器１０４のタイミング制
御信号の発生タイミングの繰り返眉期等は運用モード制
御器１０５からの制御信号によって変更できるようにな
っている。
各単位演算器（１０６〜ｌＮ６）は、前記の入力端子（
１，２，３）の他、フィルタ係数信号出方端子４、タイ
ミング制御信号出力端子５、演算結果出力端子６、およ
び運用モード制御器１０５がらの制御信号の入力端子（
図示省略）等の各種の端子を備え、各演算結果出方端子
（６，６，・す・・・〉はそれぞれ合成回路１０７の入
力端に接続される。そして、前段単位演算器のフィルタ
係数出力端子４、タイミング制御信号出力端子５が次段
単位演算器のフィルタ係数入力端子２、タイミング制御
信号入力端子３にそれぞれ接続されることで、複数の単
位演算器（＋１）６，１１６．・・・・・・、 ｌＮ６
）が縦続接続される構成となっている。これら複数の単
位演算器（１０６〜ｌＮ６）は、全て同一構成からなり
、最前段の単位演算器１０６に示すようにフィルタ係数
信号の入出力端子間に介在する遅延器７と、タイミング
信号の入出力端子間に介在する遅延器８と、フィルタ演
算器と、運用モード制御器＋０５からの制御信号を受け
て当該単位演算器または次段の単位演算器を作動状態ま
たは休止状態にする制御回路（図示省略）とで構成され
る。要するに、各単位演算器の２つの遅延器（７，８）
がそれぞれ多段に縦続接続され、フィルタ係数信号およ
びタイミング制御信号が所定時間遅延しながら最前段の
単位演算器１０６から最後段の単位演算器ＩＮ６まで順
次伝達されるのである。
１，２，３）の他、フィルタ係数信号出方端子４、タイ
ミング制御信号出力端子５、演算結果出力端子６、およ
び運用モード制御器１０５がらの制御信号の入力端子（
図示省略）等の各種の端子を備え、各演算結果出方端子
（６，６，・す・・・〉はそれぞれ合成回路１０７の入
力端に接続される。そして、前段単位演算器のフィルタ
係数出力端子４、タイミング制御信号出力端子５が次段
単位演算器のフィルタ係数入力端子２、タイミング制御
信号入力端子３にそれぞれ接続されることで、複数の単
位演算器（＋１）６，１１６．・・・・・・、 ｌＮ６
）が縦続接続される構成となっている。これら複数の単
位演算器（１０６〜ｌＮ６）は、全て同一構成からなり
、最前段の単位演算器１０６に示すようにフィルタ係数
信号の入出力端子間に介在する遅延器７と、タイミング
信号の入出力端子間に介在する遅延器８と、フィルタ演
算器と、運用モード制御器＋０５からの制御信号を受け
て当該単位演算器または次段の単位演算器を作動状態ま
たは休止状態にする制御回路（図示省略）とで構成され
る。要するに、各単位演算器の２つの遅延器（７，８）
がそれぞれ多段に縦続接続され、フィルタ係数信号およ
びタイミング制御信号が所定時間遅延しながら最前段の
単位演算器１０６から最後段の単位演算器ＩＮ６まで順
次伝達されるのである。
ここに、フィルタ演算器は、遅延器７の入力信号（フィ
ルタ係数信号）と複素信号との乗算を行う乗算器つと、
乗算器９の出力を一方の入力とする加算器１０と、加算
器１０の出力を所定時間遅延しそれを加算器１０の他方
の入力へ与える遅延器１１と、加算器１０の出力端と演
算結果出力端子６間に介在する出力開閉器１２とで構成
され、遅延器１１と出力開閉器１２は遅延器８の入力信
号（タイミング制御信号）に従って所定の動作を行う、
その結果、各単位演算器では例えば第２図に示す如き処
理タイミングでフィルタ演算が実行される。
ルタ係数信号）と複素信号との乗算を行う乗算器つと、
乗算器９の出力を一方の入力とする加算器１０と、加算
器１０の出力を所定時間遅延しそれを加算器１０の他方
の入力へ与える遅延器１１と、加算器１０の出力端と演
算結果出力端子６間に介在する出力開閉器１２とで構成
され、遅延器１１と出力開閉器１２は遅延器８の入力信
号（タイミング制御信号）に従って所定の動作を行う、
その結果、各単位演算器では例えば第２図に示す如き処
理タイミングでフィルタ演算が実行される。
第２図において、第２図（ａ＞に示すように、入力信号
（複素信号）Ｘｉ〜同ＸＮまでのＮ個のデータを処理す
る場合を考える６重み付け係数発生器１０３では、前述
したように、入力信号ｘ１〜同ＸＨに対応したＮ個のフ
ィルタ係数Ｗ１〜同ＷＮを発生する。これは最前段の単
位演算器１０６の入力フィルタ係数となる（第２図（ｄ
））、即ち、単位演算器１０６では、入力信号ｘ１に
対しフィルタ係数Ｗ、が対応し、Ｎ個の時間を使ってＥ
、ｘ 、ｗ。
（複素信号）Ｘｉ〜同ＸＮまでのＮ個のデータを処理す
る場合を考える６重み付け係数発生器１０３では、前述
したように、入力信号ｘ１〜同ＸＨに対応したＮ個のフ
ィルタ係数Ｗ１〜同ＷＮを発生する。これは最前段の単
位演算器１０６の入力フィルタ係数となる（第２図（ｄ
））、即ち、単位演算器１０６では、入力信号ｘ１に
対しフィルタ係数Ｗ、が対応し、Ｎ個の時間を使ってＥ
、ｘ 、ｗ。
の演算が行われる（第２図＜ ｂ ＞＞、出力開閉器１
２は、各演算タイミングにおいて開閉制御され、演算結
果が演算結果出力端子６から出力される。
２は、各演算タイミングにおいて開閉制御され、演算結
果が演算結果出力端子６から出力される。
そして、単位演算器１０６の入力フィルタ係数（第２図
（ｄ））は、所定時間遅延されて単位演算器１１６の入
力フィルタ係数となる（第２図（ｅ ））。
（ｄ））は、所定時間遅延されて単位演算器１１６の入
力フィルタ係数となる（第２図（ｅ ））。
この入力フィルタ係数と入力信号との関係は、入力信号
ｘ１゜１に対しフィルタ係数Ｗ、が対応し、１つずれた
関係となる。即ち、単位演算器１１６にて必要とされる
フィルタ係数が得られたのである。
ｘ１゜１に対しフィルタ係数Ｗ、が対応し、１つずれた
関係となる。即ち、単位演算器１１６にて必要とされる
フィルタ係数が得られたのである。
タイミング制御信号も１つずれて供給される。
従って、この単位演算器１１６ではΣＸ困Ｗｌの演算が
行われ（第２図（Ｃ））、その演算結果が演算結果出力
端子６から出力される。
行われ（第２図（Ｃ））、その演算結果が演算結果出力
端子６から出力される。
以下同様に各単位演算器（１２６〜ｌＮ６）では、必要
とするフィルタ係数が得られ、それぞれ１つ宛ずれて演
算が順次実行される。即ち、実時間で連続処理が行われ
る。これらの演算結果が合成回路１０７で合成され、パ
ルス圧縮出力が出力端子１０２へ出力される。
とするフィルタ係数が得られ、それぞれ１つ宛ずれて演
算が順次実行される。即ち、実時間で連続処理が行われ
る。これらの演算結果が合成回路１０７で合成され、パ
ルス圧縮出力が出力端子１０２へ出力される。
そして、パルス圧縮比を変更する。即ち、処理ポイント
数を変更する場合には、運用モード制御器１０５を作動
させる。即ち、複数の単位演算器（１０６〜ｌＮ６）は
、全て同一構成で制御回路を備えるが、この制御回路は
フィルタ演算器の作動停止制御または遅延器（７，８＞
の出力を次段へ伝達するか否かの制御等を行うように構
成される。そこで、運用モード制御器＋０５を作動させ
所定数の単位演算器の制御回路を制御し、その所定数の
全部または一部を作動状態または休止状態にする。
数を変更する場合には、運用モード制御器１０５を作動
させる。即ち、複数の単位演算器（１０６〜ｌＮ６）は
、全て同一構成で制御回路を備えるが、この制御回路は
フィルタ演算器の作動停止制御または遅延器（７，８＞
の出力を次段へ伝達するか否かの制御等を行うように構
成される。そこで、運用モード制御器＋０５を作動させ
所定数の単位演算器の制御回路を制御し、その所定数の
全部または一部を作動状態または休止状態にする。
同時に、この単位演算器の個数の増減変更に対応して、
重み付け係数発生器１０３の出力フィルタ係数信号の切
り替え、タイミング制御器１０４の出力タイミング信号
の繰り返し周期等の変更を行う。
重み付け係数発生器１０３の出力フィルタ係数信号の切
り替え、タイミング制御器１０４の出力タイミング信号
の繰り返し周期等の変更を行う。
要するに、パルス圧縮比の変更は、単に運用モード制御
器１０５を作動させるだけで任意に行うことが°できる
のである。
器１０５を作動させるだけで任意に行うことが°できる
のである。
（発明の効果）
以上説明したように、本発明のディジタルパルス圧縮装
置によれば、同一構成の単位演算器を複数個備え、各単
位演算器のフィルタ係数信号遅延器とタイミング制御信
号遅延器をそれぞれ縦続接続して時間軸上でのパルス圧
縮処理を窓関数処理と同時に実行できるようにし、かつ
、処理ポイント数を運用モード制御器の制御信号にて変
更できるようにしたので、簡単な構成でレーダ環境に応
じたパルス圧縮比の適応的な変更を容易になし得るディ
ジタルパルス圧縮装置を実現できる効果がある。
置によれば、同一構成の単位演算器を複数個備え、各単
位演算器のフィルタ係数信号遅延器とタイミング制御信
号遅延器をそれぞれ縦続接続して時間軸上でのパルス圧
縮処理を窓関数処理と同時に実行できるようにし、かつ
、処理ポイント数を運用モード制御器の制御信号にて変
更できるようにしたので、簡単な構成でレーダ環境に応
じたパルス圧縮比の適応的な変更を容易になし得るディ
ジタルパルス圧縮装置を実現できる効果がある。
第１図は本発明の一実施例に係るディジタルパルス圧縮
装置の構成ブロック図、第２図は処理タイミングの説明
図、第３図は従来のパルス圧縮装置の構成ブロック図、
第４図はＦＦＴ処理を実時間で連続処理するパイプライ
ンＦＦＴ処理器の構成ブロック図、第５図はパルス圧縮
処理を時開軸上で行うトランスバーサルフィルタの構成
ブロック図である。 １・・・・・・複素信号入力端子、 ２・・・・・・フ
ィルタ係数入力端子、 ３・・・・・・タイミング制御
信号入力端子、 ４・・・・・・フィルタ係数出力端子
、 ５・・・・・・タイミング制御信号出力端子、 ６
・・・・・・演算結果出力端子、 ７．８．１１・・・
・・・遅延器、 ９・・・・・・乗算器、 １０・・・
・・・加算器、 １２・・・・・・出力開閉器、＋０１
・・・・・・入力端子、 １０２・・・・・・出力端子
、＋０３・・・・・・重み付け係数発生器、１０４・・
・・・・タイミング制御器、１０５・・・・・・運用モ
ード制御器、１０６〜ｌＮ６・・・・・・単位演算器。
装置の構成ブロック図、第２図は処理タイミングの説明
図、第３図は従来のパルス圧縮装置の構成ブロック図、
第４図はＦＦＴ処理を実時間で連続処理するパイプライ
ンＦＦＴ処理器の構成ブロック図、第５図はパルス圧縮
処理を時開軸上で行うトランスバーサルフィルタの構成
ブロック図である。 １・・・・・・複素信号入力端子、 ２・・・・・・フ
ィルタ係数入力端子、 ３・・・・・・タイミング制御
信号入力端子、 ４・・・・・・フィルタ係数出力端子
、 ５・・・・・・タイミング制御信号出力端子、 ６
・・・・・・演算結果出力端子、 ７．８．１１・・・
・・・遅延器、 ９・・・・・・乗算器、 １０・・・
・・・加算器、 １２・・・・・・出力開閉器、＋０１
・・・・・・入力端子、 １０２・・・・・・出力端子
、＋０３・・・・・・重み付け係数発生器、１０４・・
・・・・タイミング制御器、１０５・・・・・・運用モ
ード制御器、１０６〜ｌＮ６・・・・・・単位演算器。
Claims (1)
- パルス内が変調された信号からなる長パルス信号を送信
するレーダ装置においてその受信信号である受信長パル
ス信号を短パルス信号へ変換するディジタルパルス圧縮
装置であって；このディジタルパルス圧縮装置は、本来
の重み付け係数に窓関数を掛けた重み付け係数をフィル
タ係数信号として発生する重み付け係数発生器と；タイ
ミング制御信号を発生するタイミング制御器と；フィル
タ演算器、第１および第２の遅延器を有する単位演算器
の複数個からなり、各単位演算器の２つの遅延器をそれ
ぞれ縦続接続し、最前段の単位演算器における第１の遅
延器には前記フィルタ係数信号を第２の遅延器には前記
タイミング制御信号をそれぞれ入力し、各単位演算器に
おけるフィルタ演算器には第１および第２の遅延器の各
入力信号およびレーダ受信信号のサンプル値系列からな
る複素信号を供給するようにした単位演算器群と；各フ
ィルタ演算器が対応するタイミング制御信号に従って出
力する演算結果を合成する合成回路と；前記重み付け係
数発生器の出力係数の切替制御、前記タイミング制御器
の発生タイミングの変更制御、および前記単位演算器群
における所定数の単位演算器に対する演算許可または演
算禁止の制御を行う運用モード制御器と；を備えている
ことを特徴とするディジタルパルス圧縮装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1138053A JP2550706B2 (ja) | 1989-05-31 | 1989-05-31 | ディジタルパルス圧縮装置 |
| US07/531,364 US5036328A (en) | 1989-05-31 | 1990-05-31 | Pulse compressing apparatus for a radar system using a long pulse |
| EP90305922A EP0410563B1 (en) | 1989-05-31 | 1990-05-31 | Pulse compressing apparatus for a radar system using a long pulse |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1138053A JP2550706B2 (ja) | 1989-05-31 | 1989-05-31 | ディジタルパルス圧縮装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH032687A true JPH032687A (ja) | 1991-01-09 |
| JP2550706B2 JP2550706B2 (ja) | 1996-11-06 |
Family
ID=15212885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1138053A Expired - Lifetime JP2550706B2 (ja) | 1989-05-31 | 1989-05-31 | ディジタルパルス圧縮装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5036328A (ja) |
| EP (1) | EP0410563B1 (ja) |
| JP (1) | JP2550706B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008170221A (ja) * | 2007-01-10 | 2008-07-24 | Japan Radio Co Ltd | パルス圧縮レーダ装置 |
| US7439906B1 (en) * | 2007-01-25 | 2008-10-21 | The United States Of America As Represented By The Secretary Of The Navy | Doppler-compensated radar pulse compression processing system and method |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5140332A (en) * | 1989-07-13 | 1992-08-18 | Westinghouse Electric Corp. | Short pulse radar system with a long pulse transmitter |
| US5192956A (en) * | 1991-11-13 | 1993-03-09 | Westinghouse Electric Corp. | Cascaded complementary phase code compressor |
| US5552793A (en) * | 1994-12-02 | 1996-09-03 | Hughes Missile Systems Company | Self calibrated act pulse compression system |
| US7151484B2 (en) * | 2003-09-30 | 2006-12-19 | Kabushiki Kaisha Toshiba | Pulse compression processor |
| JP2005265461A (ja) * | 2004-03-16 | 2005-09-29 | Fujitsu Ten Ltd | レーダ装置 |
| US8179305B2 (en) * | 2009-08-12 | 2012-05-15 | Tektronix, Inc. | Enhanced impulse response measurement of an FM radar transmitter pulse |
| US8436766B1 (en) | 2009-11-06 | 2013-05-07 | Technology Service Corporation | Systems and methods for suppressing radar sidelobes using time and spectral control |
| US8928524B1 (en) * | 2009-11-06 | 2015-01-06 | Technology Service Corporation | Method and system for enhancing data rates |
| CN102375139B (zh) * | 2010-08-12 | 2016-03-02 | 特克特朗尼克公司 | Fm雷达发射机脉冲的增强的脉冲响应测量 |
| RU2626407C1 (ru) * | 2016-05-04 | 2017-07-27 | Акционерное общество "НИИ измерительных приборов - Новосибирский завод имени Коминтерна" (АО "НПО НИИИП-НЗиК") | Способ радиолокационного обзора |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3747099A (en) * | 1970-09-18 | 1973-07-17 | Hughes Aircraft Co | Polyphase code system |
| US4566010A (en) * | 1982-04-28 | 1986-01-21 | Raytheon Company | Processing arrangement for pulse compression radar |
| US4651153A (en) * | 1983-03-31 | 1987-03-17 | The Boeing Company | Low complexity digital processor for MX security radar |
| JPS6024477A (ja) * | 1983-07-21 | 1985-02-07 | Nec Corp | レ−ダ−信号処理装置 |
| GB2151427B (en) * | 1983-12-09 | 1988-01-13 | Plesseycompany Plc The | Radar clutter filter |
| US4758999A (en) * | 1984-12-03 | 1988-07-19 | The Commonwealth Of Australia | Systolic architectures for sonar processing |
| US4833479A (en) * | 1988-03-21 | 1989-05-23 | Motorola, Inc. | Digital poly-phase pulse compressor |
-
1989
- 1989-05-31 JP JP1138053A patent/JP2550706B2/ja not_active Expired - Lifetime
-
1990
- 1990-05-31 EP EP90305922A patent/EP0410563B1/en not_active Expired - Lifetime
- 1990-05-31 US US07/531,364 patent/US5036328A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2008170221A (ja) * | 2007-01-10 | 2008-07-24 | Japan Radio Co Ltd | パルス圧縮レーダ装置 |
| US7439906B1 (en) * | 2007-01-25 | 2008-10-21 | The United States Of America As Represented By The Secretary Of The Navy | Doppler-compensated radar pulse compression processing system and method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2550706B2 (ja) | 1996-11-06 |
| US5036328A (en) | 1991-07-30 |
| EP0410563B1 (en) | 1995-07-19 |
| EP0410563A3 (en) | 1991-11-13 |
| EP0410563A2 (en) | 1991-01-30 |
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Legal Events
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