JPH03269650A - バッファ記憶装置 - Google Patents
バッファ記憶装置Info
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- JPH03269650A JPH03269650A JP2068107A JP6810790A JPH03269650A JP H03269650 A JPH03269650 A JP H03269650A JP 2068107 A JP2068107 A JP 2068107A JP 6810790 A JP6810790 A JP 6810790A JP H03269650 A JPH03269650 A JP H03269650A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（概要）
ムーブインバッファおよびストアバッファ等を有するバ
ッファ記憶装置に関し、 ムーブイン中のアドレスと同じアドレスを持つ部分書き
込みの要求が競合した場合に、すべてのムーブイン動作
が終了するまで待つことなく、必要とするムーブインデ
ータのバリッドビットが有効ならばそれを使用してデー
タのマージを行い、かつストアデータをバッファに優先
的に格納できるようにすることを目的とし、 処理動作を伴なうストアデータな格納するストアバッフ
ァと、情報登録を高速に行うムーブインバッファと、ス
トアデータおよびムーブインデータをマージするマージ
回路と、マージ回路の出力データを格納するバッファを
有するバッファ記憶装置において、前記マージ回路の出
力データを再度前記ストアバッファに登録するためのバ
イパスと、前記マージ回路の出力データと前記ストアバ
ッファの出力データとを選択するための選択器を設け、
前記バッファのアクセス単位内のある一部分に対するス
トア動作と前記バッファへのムーブイン動作とのアドレ
スが競合する場合に、ムーブインデータのバリッドビッ
トが有効な時には、前記ムーブインバッファのデータと
前記ストアバッファのストア命令のデータとをストアフ
ラグに従って前記マージ回路でマージし、ストアデータ
をバッファに格納するとともに、マージする前のストア
命令のデータが主記憶装置側へ伝送できる状態にある場
合には、前記選択器を介してストアデータとして主記憶
装置側に送り、マージする前のストア命令のデータが主
記憶装置側へ伝送できる状態にない場合には、前記バイ
パスを介して再度前記ストアバッファに書き込むような
構成としたものである。
ッファ記憶装置に関し、 ムーブイン中のアドレスと同じアドレスを持つ部分書き
込みの要求が競合した場合に、すべてのムーブイン動作
が終了するまで待つことなく、必要とするムーブインデ
ータのバリッドビットが有効ならばそれを使用してデー
タのマージを行い、かつストアデータをバッファに優先
的に格納できるようにすることを目的とし、 処理動作を伴なうストアデータな格納するストアバッフ
ァと、情報登録を高速に行うムーブインバッファと、ス
トアデータおよびムーブインデータをマージするマージ
回路と、マージ回路の出力データを格納するバッファを
有するバッファ記憶装置において、前記マージ回路の出
力データを再度前記ストアバッファに登録するためのバ
イパスと、前記マージ回路の出力データと前記ストアバ
ッファの出力データとを選択するための選択器を設け、
前記バッファのアクセス単位内のある一部分に対するス
トア動作と前記バッファへのムーブイン動作とのアドレ
スが競合する場合に、ムーブインデータのバリッドビッ
トが有効な時には、前記ムーブインバッファのデータと
前記ストアバッファのストア命令のデータとをストアフ
ラグに従って前記マージ回路でマージし、ストアデータ
をバッファに格納するとともに、マージする前のストア
命令のデータが主記憶装置側へ伝送できる状態にある場
合には、前記選択器を介してストアデータとして主記憶
装置側に送り、マージする前のストア命令のデータが主
記憶装置側へ伝送できる状態にない場合には、前記バイ
パスを介して再度前記ストアバッファに書き込むような
構成としたものである。
（産業上の利用分野 ）
本発明は、ムーブインバッファおよびストアバッファ等
を有するバッファ記憶装置に関する。
を有するバッファ記憶装置に関する。
（従来の技術 ）
従来のバッファ記憶装置は、第２図に示す。ここに、１
はストレージアクセスレジスタで、格納すべきデータの
アドレスを格納する。２はストアバッファ（レジスタ）
で、処理動作に伴なう命令演算処理部（図示せず）を開
放するためのストアデータを格納する。３はムーブイン
バッファ（レジスタ）で、バッファ内への情報登録を高
速に行うためのムーブインデータを格納する。４はマー
ジ回路で、ストアバッファ２のアドレスとバッファ５の
データとをマージする回路である。５はバッファ（緩衝
記憶装置）である。６はアドレス比較回路で、バッファ
アクセスアドレスとバッファ内のアドレス部との比較回
路である。７は制御回路で、マージ回路４や（データバ
ス）選択器１０を制御する。８はアドレス比較回路で、
ストレージアクセスレジスタとバッファアクセスアドレ
スとの比較をする。１０は（データバス）選択器で、マ
ージ回路４の出力バスとムーブインバッファ３の出力バ
スとのバス選択をする。
はストレージアクセスレジスタで、格納すべきデータの
アドレスを格納する。２はストアバッファ（レジスタ）
で、処理動作に伴なう命令演算処理部（図示せず）を開
放するためのストアデータを格納する。３はムーブイン
バッファ（レジスタ）で、バッファ内への情報登録を高
速に行うためのムーブインデータを格納する。４はマー
ジ回路で、ストアバッファ２のアドレスとバッファ５の
データとをマージする回路である。５はバッファ（緩衝
記憶装置）である。６はアドレス比較回路で、バッファ
アクセスアドレスとバッファ内のアドレス部との比較回
路である。７は制御回路で、マージ回路４や（データバ
ス）選択器１０を制御する。８はアドレス比較回路で、
ストレージアクセスレジスタとバッファアクセスアドレ
スとの比較をする。１０は（データバス）選択器で、マ
ージ回路４の出力バスとムーブインバッファ３の出力バ
スとのバス選択をする。
このバッファ記憶装置に、命令演算処理装置からムーブ
イン中のアドレスと同じアドレスを持つ部分書き込みの
要求がきた場合には、ムーブイン動作優先（命令追い越
し禁止）のために、ストアバッファ２内で待たされる。
イン中のアドレスと同じアドレスを持つ部分書き込みの
要求がきた場合には、ムーブイン動作優先（命令追い越
し禁止）のために、ストアバッファ２内で待たされる。
そして、すべてのムーブイン動作が終了した後に、バッ
ファ５のデータとストアバッファ２のデータとをマージ
回路４によりマージし、その後にバッファ５へ登録する
。一方、主記憶装置（図示せず）へのストアデータはマ
ージされないままの状態で主記憶装置側へ送られるので
、主記憶装置側ではこの部分書き込みのデータをフルス
トアにするために、その主記憶装置からデータを読み出
した後にマージし、フルストアに変えてから登録する。
ファ５のデータとストアバッファ２のデータとをマージ
回路４によりマージし、その後にバッファ５へ登録する
。一方、主記憶装置（図示せず）へのストアデータはマ
ージされないままの状態で主記憶装置側へ送られるので
、主記憶装置側ではこの部分書き込みのデータをフルス
トアにするために、その主記憶装置からデータを読み出
した後にマージし、フルストアに変えてから登録する。
上記従来のバッファ記憶装置では、ムーブイン中の部分
書き込みの要求がきても、ムーブイン動作が終了するま
で要求事項の処理が待たされ、その要求が二度読みされ
る必要があり、時間がかかるという問題点があった。
書き込みの要求がきても、ムーブイン動作が終了するま
で要求事項の処理が待たされ、その要求が二度読みされ
る必要があり、時間がかかるという問題点があった。
本発明は、上記問題点に鑑みて威されたものであり、そ
の解決を目的として設定される技術的課題は、ムーブイ
ン中のアドレスと同じアドレスを持つ部分書き込みの要
求が競合した場合に、すべてのムーブイン動作が終了す
るまで待つことなく、必要とするムーブインデータのバ
リッドビットが有効ならばそれを使用してデータのマー
ジを行い、かつストアデータをバッファに優先的に格納
し、また主記憶装置へ送るストアデータを先のマージ回
路でマージしたフルストアデータとして伝送することが
できるようにした、バッファ記憶装置を提供することに
ある。
の解決を目的として設定される技術的課題は、ムーブイ
ン中のアドレスと同じアドレスを持つ部分書き込みの要
求が競合した場合に、すべてのムーブイン動作が終了す
るまで待つことなく、必要とするムーブインデータのバ
リッドビットが有効ならばそれを使用してデータのマー
ジを行い、かつストアデータをバッファに優先的に格納
し、また主記憶装置へ送るストアデータを先のマージ回
路でマージしたフルストアデータとして伝送することが
できるようにした、バッファ記憶装置を提供することに
ある。
本発明は、上記課題を解決するための具体的な手段とし
て、バッファ記憶装置を構成するにあたり、第１図の実
施例図に示すように、処理動作を伴なうストアデータを
格納するストアバッファ２と、情報登録を高速に行うム
ーブインバッファ３と、ストアデータおよびムーブイン
データをマージするマージ回路４と、マージ回路の出力
データを格納するバッファ５を宥するバッファ記憶装置
において、前記マージ回路４の出力データを再度前記ス
トアバッファ２に登録するためのバイパス５ａと、前記
マージ回路４の出力データと前記ストアバッファ２の出
力データとを選択するための選択器９を設け、前記バッ
ファ５のアクセス単位内のある一部分に対するストア動
作と前記バッファ５へのムーブイン動作とのアドレスか
競合する場合に、ムーブインデータのバリッドビットが
有効な時には、前記ムーブインバッファ３のデータと前
記ストアバッファ２のストア命令のデータとをストアフ
ラグに従って前記マージ回路４でマージし、ストアデー
タをバッファ５に格納するとともに、マージする前のス
トア命令のデータが主記憶装置側へ伝送できる状態にあ
る場合には、前記選択器９を介してストアデータとして
主記憶装置側に送り、マージする前のストア命令のデー
タが主記憶装置側へ伝送できる状態にない場合には、バ
イパス５ａを介して再度前記ストアバッファ２に書き込
むものである。
て、バッファ記憶装置を構成するにあたり、第１図の実
施例図に示すように、処理動作を伴なうストアデータを
格納するストアバッファ２と、情報登録を高速に行うム
ーブインバッファ３と、ストアデータおよびムーブイン
データをマージするマージ回路４と、マージ回路の出力
データを格納するバッファ５を宥するバッファ記憶装置
において、前記マージ回路４の出力データを再度前記ス
トアバッファ２に登録するためのバイパス５ａと、前記
マージ回路４の出力データと前記ストアバッファ２の出
力データとを選択するための選択器９を設け、前記バッ
ファ５のアクセス単位内のある一部分に対するストア動
作と前記バッファ５へのムーブイン動作とのアドレスか
競合する場合に、ムーブインデータのバリッドビットが
有効な時には、前記ムーブインバッファ３のデータと前
記ストアバッファ２のストア命令のデータとをストアフ
ラグに従って前記マージ回路４でマージし、ストアデー
タをバッファ５に格納するとともに、マージする前のス
トア命令のデータが主記憶装置側へ伝送できる状態にあ
る場合には、前記選択器９を介してストアデータとして
主記憶装置側に送り、マージする前のストア命令のデー
タが主記憶装置側へ伝送できる状態にない場合には、バ
イパス５ａを介して再度前記ストアバッファ２に書き込
むものである。
本発明は上記構成により、バッファ５のアクセス単位内
のある一部分に対するストア動作（パーシャルストア）
とバッファ５へのムーブイン動作とのアドレスが競合し
た場合に、必要とするムーブインバッファ３のバリッド
ビットが有効ならば、ムーブインバッファ３のデータと
ストア命令のデータとをストアフラグ（バイトマーク）
に従ってマージし、このストアデータをフルストア要求
に切り換えた結果をバッファ５、ストアバッファ２また
は選択器９に送り、ストア動作を高速化する。
のある一部分に対するストア動作（パーシャルストア）
とバッファ５へのムーブイン動作とのアドレスが競合し
た場合に、必要とするムーブインバッファ３のバリッド
ビットが有効ならば、ムーブインバッファ３のデータと
ストア命令のデータとをストアフラグ（バイトマーク）
に従ってマージし、このストアデータをフルストア要求
に切り換えた結果をバッファ５、ストアバッファ２また
は選択器９に送り、ストア動作を高速化する。
以下、本発明の実施例としてマージ回路の出力をストア
バッファへ入力させるバイパスを設けた場合について第
１図に基き説明する。
バッファへ入力させるバイパスを設けた場合について第
１図に基き説明する。
ここに、１〜３および５〜８は従来の各部と同様とする
。４はマージ回路で、ストアバッファ２の出力とバッフ
ァ５の読み出しデータの他に、ムーブインバッファ３の
出力を必要に応じてマージする。９は選択器で、マージ
回路４の出力バスとストアバッファ２の出力バスとのい
ずれか一方を選択して、選択したバスのデータを主記憶
装置側へ伝送する。
。４はマージ回路で、ストアバッファ２の出力とバッフ
ァ５の読み出しデータの他に、ムーブインバッファ３の
出力を必要に応じてマージする。９は選択器で、マージ
回路４の出力バスとストアバッファ２の出力バスとのい
ずれか一方を選択して、選択したバスのデータを主記憶
装置側へ伝送する。
そして、マージ回路４からの出力はバス５ｂを介してバ
ッファ５に入力させるとともに、バス５ｂからストアバ
ッファ２側へ分岐したバイパス５ａを設けて、マージ回
路４の出力をストアバッファ２に再入力させることがで
きるようにし、さらに、バス５ｂから選択器９側に分岐
したバイパス５Ｃを設けて、マージ回路４の出力−を選
択器９側に入力させることができるようにする。
ッファ５に入力させるとともに、バス５ｂからストアバ
ッファ２側へ分岐したバイパス５ａを設けて、マージ回
路４の出力をストアバッファ２に再入力させることがで
きるようにし、さらに、バス５ｂから選択器９側に分岐
したバイパス５Ｃを設けて、マージ回路４の出力−を選
択器９側に入力させることができるようにする。
この構成によるバッファ記憶装置を用いると、ストア命
令のアドレスがストレージアクセスレジスタ１の内容と
比較回路８にて比較され、アドレス一致の場合にはムー
ブインバッファ３に保持されているバリッドビットを調
べ、その値が有効ならば、制御回路７からマージ回路４
に指示が出されて、ストアバッファ２とムーブインバッ
ファ３の各データがマージの対象となり、ストアバッフ
ァ２内のバイトマークの内容に従ってフルストアに書き
換えられる。フルストアに書き換えられたストアデータ
は、バッファ５に書き込まれるとともに、ストアバッフ
ァ２または選択器９に出力される。
令のアドレスがストレージアクセスレジスタ１の内容と
比較回路８にて比較され、アドレス一致の場合にはムー
ブインバッファ３に保持されているバリッドビットを調
べ、その値が有効ならば、制御回路７からマージ回路４
に指示が出されて、ストアバッファ２とムーブインバッ
ファ３の各データがマージの対象となり、ストアバッフ
ァ２内のバイトマークの内容に従ってフルストアに書き
換えられる。フルストアに書き換えられたストアデータ
は、バッファ５に書き込まれるとともに、ストアバッフ
ァ２または選択器９に出力される。
マージ回路４にてマージされたデータは、ストアバッフ
ァ２の出力条件が、主記憶装置側に伝送できる状態にな
い（ストアバッファ２内に先行のストア命令が存在する
）場合には、マージ回路４の出力はバス５ｂを介してバ
ッファ５に書き込まれ、また、主記憶装置側に伝送でき
る状態にある場合には、バイパス５Ｃから選択器９を介
して主記憶装置側へ伝送させる。また、マージ回路４に
てマージされたデータはフルストアに切換られた状態で
バイパス５ａを介してストアバッファ２に再登録される
。
ァ２の出力条件が、主記憶装置側に伝送できる状態にな
い（ストアバッファ２内に先行のストア命令が存在する
）場合には、マージ回路４の出力はバス５ｂを介してバ
ッファ５に書き込まれ、また、主記憶装置側に伝送でき
る状態にある場合には、バイパス５Ｃから選択器９を介
して主記憶装置側へ伝送させる。また、マージ回路４に
てマージされたデータはフルストアに切換られた状態で
バイパス５ａを介してストアバッファ２に再登録される
。
このようにして、バッファ５への登録をムーブイン動作
とストア命令によるストア動作を１つにでき、また主記
憶装置側に対しては部分書き込みをフルストアに変える
ことで主記憶装置側に対する動作の軽減ができるように
なり、ストア動作の高速化が実現できる。
とストア命令によるストア動作を１つにでき、また主記
憶装置側に対しては部分書き込みをフルストアに変える
ことで主記憶装置側に対する動作の軽減ができるように
なり、ストア動作の高速化が実現できる。
以上のように本発明では、ムーブイン中に、ムーブイン
データのアドレスと同じアドレスを持つストアデータの
部分書き込みの要求が競合した場合であっても、必要と
するムーブインデータのバリッドビットが情動ならば、
それを使用してデータのマージを実行し、パーシャルス
トアの命令をフルストアに書き換えることができ、その
ストア動作を高速に実行することができる。
データのアドレスと同じアドレスを持つストアデータの
部分書き込みの要求が競合した場合であっても、必要と
するムーブインデータのバリッドビットが情動ならば、
それを使用してデータのマージを実行し、パーシャルス
トアの命令をフルストアに書き換えることができ、その
ストア動作を高速に実行することができる。
第１図は、実施例によるバッファ記憶装置を示す構成国
、 第２図は、従来のバッファ記憶装置を示す構成国。 １・・・ストレージアクセスレジスタ ２・・・ストアバッファ ３・・・ムーブインバッファ ４・・・マージ回路 ５・・・バッファ ５ａ、５ｃ・・・バイパス ５ｂ・・・バス ６．８・・・比較回路 ７・・・制御回路 ９・・・選択器
、 第２図は、従来のバッファ記憶装置を示す構成国。 １・・・ストレージアクセスレジスタ ２・・・ストアバッファ ３・・・ムーブインバッファ ４・・・マージ回路 ５・・・バッファ ５ａ、５ｃ・・・バイパス ５ｂ・・・バス ６．８・・・比較回路 ７・・・制御回路 ９・・・選択器
Claims (1)
- 【特許請求の範囲】 処理動作を伴なうストアデータを格納するストアバッフ
ァ（２）と、情報登録を高速に行うムーブインバッファ
（３）と、ストアデータおよびムーブインデータをマー
ジするマージ回路（４）と、マージ回路の出力データを
格納するバッファ（５）を有するバッファ記憶装置にお
いて、前記マージ回路（４）の出力データを再度前記ス
トアバッファ（２）に登録するためのバイパス（５ａ）
と、 前記マージ回路（４）の出力データと前記ストアバッフ
ァ（２）の出力データとを選択するための選択器（９）
を設け、 前記バッファ（５）のアクセス単位内のある一部分に対
するストア動作と前記バッファ（５）へのムーブイン動
作とのアドレスが競合する場合に、ムーブインデータの
バリッドビットが有効な時には、前記ムーブインバッフ
ア（３）のデータと前記ストアバッファ（２）のストア
命令のデータとをストアフラグに従って前記マージ回路
（４）でマージし、ストアデータをバッファ（５）に格
納するとともに、マージする前のストア命令のデータが
主記憶装置側へ伝送できる状態にある場合には、前記選
択器（９）を介してストアデータとして主記憶装置側に
送り、マージする前のストア命令のデータが主記憶装置
側へ伝送できる状態にない場合には、前記バイパス（５
ａ）を介して再度前記ストアバッファ（２）に書き込む
ことを特徴とするバッファ記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06810790A JP3238390B2 (ja) | 1990-03-20 | 1990-03-20 | バッファ記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06810790A JP3238390B2 (ja) | 1990-03-20 | 1990-03-20 | バッファ記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03269650A true JPH03269650A (ja) | 1991-12-02 |
| JP3238390B2 JP3238390B2 (ja) | 2001-12-10 |
Family
ID=13364187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06810790A Expired - Fee Related JP3238390B2 (ja) | 1990-03-20 | 1990-03-20 | バッファ記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3238390B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004046931A1 (ja) * | 2002-11-20 | 2004-06-03 | Fujitsu Limited | メモリ制御装置およびストアバイパス制御方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4550511B2 (ja) * | 2004-07-27 | 2010-09-22 | 富士通株式会社 | 演算処理装置、演算処理装置の制御方法 |
-
1990
- 1990-03-20 JP JP06810790A patent/JP3238390B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004046931A1 (ja) * | 2002-11-20 | 2004-06-03 | Fujitsu Limited | メモリ制御装置およびストアバイパス制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3238390B2 (ja) | 2001-12-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |