JPH0556544B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマルチプロセツサシステムのバツフア
メモリ制御方式に関する。

〔従来の技術〕

従来のマルチプロセツサシステムは、性能およ
び機能が同じプロセツサから構成され、他のプロ
セツサのストア動作時、ストアアドレスを受取
り、自プロセツサ内のバツフアメモリに前記アド
レスが登録されているか否か調べ、登録されてい
る時には、該アドレスに対応するバツフアメモリ
のエントリーを無効化することによりマルチプロ
セツサシステムにおけるデータの一意性を保証し
ていた（例えば特開昭50−116145号）。

〔発明が解決しようとする問題点〕

上述した従来のマルチプロセツサシステムは、
性能が同じなので、おたがいにストアアドレスを
やりとりし、バツフアメモリを無効化できたが、
性能が異なるプロセツサから構成されるマルチプ
ロセツサシステムでは、たとえば性能が高いプロ
セツサが行なうストア動作に対するストアアドレ
スを性能が低いプロセツサが全て受取り、バツフ
アメモリを無効化することができないという問題
がある。それは性能が高いプロセツサからのスト
アアドレスをバツフアリングしたとしても、数分
の１のスピードでしかバツフアメモリを無効化す
ることができず、ストアアドレスのバツフアはオ
ーバーフローしまたオーバーフローする可能性が
発生した時に、性能の高いプロセツサのストア動
作を停止させてストアアドレスのバツフアがオー
バーフローすることを防ぐと、性能の高いプロセ
ツサの本来の性能が発揮できなくなるからであ
る。

〔問題点を解決するための手段〕

本発明のバツフアメモリを有する情報処理装置
は、境界アドレスを保持する境界アドレス保持手
段と、バツフアメモリヘアドレスを与えるバツフ
アメモリアドレス手段と、該バツフアアドレス手
段の内容を順次更新するバツフアメモリアドレス
更新手段と、前記バツフアメモリアドレス手段に
より指示されたバツフアメモリのアドレスアレイ
から読出されたアドレスと、前記境界アドレス保
持手段の内容とを比較するアドレス比較手段と、
アドレスアレイから読出されたアドレスが境界ア
ドレスを越えていることを示す該アドレス比較手
段の出力によりバツフアメモリを無効化する手段
とを有している。

〔作用〕

低速のプロセツサ（情報処理装置）は境界アド
レスを越えるアドレスのエントリのみバツフアメ
モリを無効化するため、高速のプロセツサの機能
を阻害することがない。

〔実施例〕

次に、本発明の実施例について図面を参照して
説明する。

第１図は本発明のバツフアメモリを有する情報
処理装置の一実施例の要部のブロツク図である。

バツフアメモリはアドレスアレイ１とデータア
レイ２から構成されている。アドレスアレイ１、
データアレイ２へのアドレスを保持するアドレス
レジスタ１２の他に、境界アドレスを保持する境
界アドレスレジスタ３が設けられている。バツフ
アメモリアドレスアレイ１とバツフアメモリデー
タアレイ２に対してアドレスレジスタ４、アドレ
スレジスタ４のアドレスを更新するアドレス更新
回路５、アドレスレジスタ１２の下位とアドレス
更新回路５を選択してアドレスレジスタ４にアド
レスを出力するアドレス選択回路９が設けられ、
アドレスアレイ１に対してアドレスデータレジス
タ１０、アドレスレジスタ１２の上位と境界アド
レスレジスタ３を選択してアドレスデータレジス
タ１０に出力するアドレスデータ選択回路１１が
設けられている。アドレス比較回路６はバツフア
メモリメモリアドレスアレイ１から読出されたア
ドレスとアドレスデータレジスタ１０のアドレス
を比較する。データレジスタ８はアドレス比較回
路６からの一致信号により、データアレイ２から
読出されたデータを保持し、一致信号が出力され
ないときは主記憶から読出されたデータを保持す
る。バツフアメモリ無効化回路７は、アドレスア
レイ１から読出されたアドレスがアドレスデータ
レジスタ１０のアドレスより大きいことを示す信
号がアドレス比較回路６から出力されると、アド
レスアレイ１の前記アドレスのエントリーを無効
化する。

次に、本実施例の動作を説明する。

アドレスレジスタ１２の内容で通常のリード・
リクエストが発行されると、アドレスは上位、下
位に分けられそれぞれアドレスデータ選択回路１
１、アドレス選択回路９で選択され、アドレスデ
ータレジスタ１０、アドレスレジスタ４にセツト
される。バツフアメモリのアドレスアレイ１とデ
ータアレイ２は、それぞれアドレスレジスタ４の
内容によつて読出される。アドレスアレイ１から
読出されたデータは、アドレスデータレジスタ１
０の内容とアドレス比較回路６により比較され
る。比較の結果一致していれば、データアレイ２
から読出されたデータはデータレジスタ８にセツ
トされる。もし一致していなければ要求データは
バツフアメモリにないことになり、主記憶から読
出される。主記憶から読出されたデータはデータ
レジスタ８にセツトされるとともにデータアレイ
２にも書込まれる。その時、アドレスアレイ１に
もアドレスデータレジスタ１０の内容が書込まれ
る。

一方、バツフアメモリの無効化要求は、プロシ
ージヤコール等によるプロセスの移動を契機に行
われる。この場合、境界アドレスレジスタ３の内
容がアドレスデータ選択回路１１により選択さ
れ、アドレスデータレジスタ１０にセツトされ、
アドレスレジスタ４がリセツトされる。そしてア
ドレス選択回路９は、アドレス更新回路５を選択
するように制御する。アドレスレジスタ４はアド
レス更新回路５により順次＋１づつ更新される。
アドレスアレイ１はアドレスレジスタ４で指示さ
れた内容を出力する。アドレス比較回路６は、該
出力とアドレスデータレジスタ１０に格納されて
いる境界アドレスを比較し、境界アドレスより大
きなアドレスを検出すると、バツフアメモリ無効
化回路７により該エントリーを無効化する。アド
レス更新回路５により全エントリーが処理される
と無効化は終了する。境界アドレスより大きなア
ドレスを無効化するのか小さなアドレスを無効化
するのかは無効化リクエストの種類により切換え
る。

なお、本実施例では１コンパートメント構成の
バツフアメモリを示したが、複数コンパートメン
ト構成にしても同様に本発明を適用できる。ま
た、本実施例では境界アドレスレジスタ３を専用
に設けたが、アドレスデータレジスタ１０を境界
アドレス保持手段とし、境界アドレスレジスタ３
をなくした構成も可能である。この場合、バツフ
アメモリ無効換処理開始時、マイクロプログラム
などによりアドレスデータレジスタ１０に境界ア
ドレスがセツトされる。

第２図は本発明を実施したマルチプロセツサシ
ステムの構成を示すブロツク図である。第１の主
記憶２１は主として第１の演算プロセツサ２５に
より使用される。第１の演算プロセツサ２５は、
第１図で示した本発明のバツフアメモリ２７を有
する低速高機能のプロセツサである。第２の主記
憶２２は主として第２の演算プロセツサ２６によ
り使用される。第２の演算プロセツサ２６は高速
低機能のプロセツサである。第１の演算プロセツ
サ２５は主として第１の主記憶２１を使用する
が、第１のシステム制御装置２３から第２のシス
テム制御装置２４を介して他系の主記憶２２にも
普通にアクセスすることができる。第１の演算プ
ロセツサ２５と第２のプロセツサ２６間にはスト
アリクエストにるバツフアメモリ一致処理機構は
ない。それは、第２の演算プロセツサ２６のほう
が第１の演算プロセツサ２５より数倍処理スピー
ドが速いため第２の演算プロセツサ２６からスト
アアドレスを第１の演算プロセツサ２５へ送つて
も処理しきれず、結果として第２の演算プロセツ
サ２６の高速処理能力が低下してしまうことにな
るからである。第２図の実施例では、第２の演算
プロセツサ２６が主記憶にストアしてもバツフア
メモリ無効化要求を第１の演算プロセツサ２５に
送らず、プロセスの制御が第２の演算プロセツサ
２６から第１の演算プロセツサ２５に移つた時バ
ツフアメモリ２７の第２の記憶部２２に対応する
エントリーのみクリアする。つまり第１図で説明
した境界アドレスが第１の主記憶２１と第２の主
記憶２２の境界を示すように制御することによ
り、第１の演算プロセツサ２５のバツフアメモリ
２７の第２の主記憶２２に対応するエントリーの
み無効化できる。第２の演算プロセツサ２６は第
１の主記憶２１をアクセスはしない。第１の演算
プロセツサ２５は第１と第２の主記憶２１，２２
をアクセスする。入出力プロセツサ２８と第１の
プロセツサ２５間は従来のバツフアメモリ一致処
理が行なわれる。つまり、第１のプロセツサ２５
のバツフアメモリ２７は、第１図で示した無効化
手段で従来技術の無効化手段を備えている。

〔発明の効果〕

以上説明したように本発明は、境界アドレスを
保持する境界アドレス保持手段を設け、境界アド
レスを越える特定主記憶に対応するバツフアメモ
リのエントリーのみ無効化することにより、性
能、機能の異なつたプロセツサからなるマルチプ
ロセツサシステムを構築することが可能になり、
マルチプロセツサシステム全体として各プロセツ
サの高速性、高機能を生かしたシステムを提供す
ることが可能となる効果がある。

【図面の簡単な説明】

第１図は本発明の情報処理装置の一実施例の主
要部分のみを示すブロツク図、第２図は第１図の
バツフアメモリを有するプロセツサを含むマルチ
プロセツサシステムのブロツク図である。 １……バツフアメモリアドレスアレイ、２……
バツフアメモリデータアレイ、３……境界アドレ
スレジスタ、４……アドレスレジスタ、５……ア
ドレス更新回路、６……アドレス比較回路、７…
…バツフアメモリ無効化回路、８……データレジ
スタ、９……アドレス選択回路、１０……アドレ
スデータレジスタ、１１……アドレスデータ選択
回路、１２……アドレスレジスタ、２１……第１
の主記憶、２２……第２の主記憶、２３……第１
のシステム制御装置、２４……第２のシステム制
御装置、２５……第１の演算プロセツサ、２６…
…第２の演算プロセツサ、２７……バツフアメモ
リ、２８……入出力プロセツサ。

Claims (1)

1. 【特許請求の範囲】 １ マルチプロセツサシステムを構成する、バツ
   フアメモリを有するプロセツサ装置において、 境界アドレスを保持する境界アドレス保持手段
   と、 バツフアメモリヘアドレスを与えるバツフアメ
   モリアドレス手段と、 該バツフアアドレス手段の内容を順次更新する
   バツフアメモリアドレス更新手段と、 前記バツフアメモリアドレス手段により指示さ
   れたバツフアメモリのアドレスアレイから読出さ
   れたアドレスと、前記境界アドレス保持手段の内
   容とを比較するアドレス比較手段と、 アドレスアレイから読出されたアドレスが境界
   アドレスを越えていることを示す該アドレス比較
   手段の出力によりバツフアメモリの全てまたは該
   当エントリーのみを無効化する手段とを有するこ
   とを特徴とするバツフアメモリを有するプロセツ
   サ装置。