JPH0326975A - データエラー試験回路 - Google Patents
データエラー試験回路Info
- Publication number
- JPH0326975A JPH0326975A JP1162056A JP16205689A JPH0326975A JP H0326975 A JPH0326975 A JP H0326975A JP 1162056 A JP1162056 A JP 1162056A JP 16205689 A JP16205689 A JP 16205689A JP H0326975 A JPH0326975 A JP H0326975A
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- Japan
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- circuit
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- test
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- Tests Of Electronic Circuits (AREA)
- Error Detection And Correction (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要］
入力されたテストデータと同じデータを出力する被試験
回路の、データエラーと遅延時間を試験する回路に関し
、 データエラーと遅延時間の試験を同時に行うことにより
、試験時間を短縮し、効率的な試験を行うことができる
データエラー試験回路を提供することを目的とし、 クロック信号を発生するクロック発生手段と、スタート
信号が入力されたときに、被試験回路に、テストデータ
を送出するデータ出力手段と、データ出力手段より送出
されたテストデータと、該テストデータが被試験回路を
通って、出力されたデータとの比較を行い、一致したと
きに出力を発生する第１の比較手段と、スタート信号に
より、クロック発生手段で発生したクロック信号のカウ
ントを開始し、第１の比較手段の出力により、リセット
される計数手段と、計数手段の前回の計数値を記憶して
おき、今回の計数値と比較し、一敗したときに出力を発
生する第２の比較手段とを備え構戒する。
回路の、データエラーと遅延時間を試験する回路に関し
、 データエラーと遅延時間の試験を同時に行うことにより
、試験時間を短縮し、効率的な試験を行うことができる
データエラー試験回路を提供することを目的とし、 クロック信号を発生するクロック発生手段と、スタート
信号が入力されたときに、被試験回路に、テストデータ
を送出するデータ出力手段と、データ出力手段より送出
されたテストデータと、該テストデータが被試験回路を
通って、出力されたデータとの比較を行い、一致したと
きに出力を発生する第１の比較手段と、スタート信号に
より、クロック発生手段で発生したクロック信号のカウ
ントを開始し、第１の比較手段の出力により、リセット
される計数手段と、計数手段の前回の計数値を記憶して
おき、今回の計数値と比較し、一敗したときに出力を発
生する第２の比較手段とを備え構戒する。
本発明は、入力されたテストデータと同じデータを出力
する被試験回路の、データエラーと遅延時間を試験する
回路に関する。
する被試験回路の、データエラーと遅延時間を試験する
回路に関する。
近年は、各種の回路を、ＬＳＩの中に作りこむことによ
り、小型化、高信頼化を図っている。
り、小型化、高信頼化を図っている。
このような、ＬＳＩの開発時点では、信頼度の評価試験
が必要不可欠なものである． 本試験回路は、入力されたテストデータと同じデータを
出力する回路の評価試験に用いられるものである。
が必要不可欠なものである． 本試験回路は、入力されたテストデータと同じデータを
出力する回路の評価試験に用いられるものである。
〔従来の技術〕
第４図は従来例のエラー検出回路を説明する図、第５図
は従来例の遅延時間測定回路を説明する図をそれぞれ示
す． 第４図の従来例は、クロック信号を発生するクロック発
生部１０ａと、 デップスイッチ等によりテストデータを設定する入力デ
ータ設定部２１ａと、 入力データ設定部２１ａで設定されたパラレルのテスト
データをシリアルデータに変換するパラレル／シリアル
変換回ｌｆｉ２２と、 被試験回路１００より出力されたシリアルデータをパラ
レルデータに変換するシリアル／バラレシリアル変換回
路３１の出力を比較するコンパレータ３２と、 コンパレータ３２での比較結果が一致しないときに表示
を行う発光ダイオード（以下ＬＥＤと称ｔ利３４林具旧
７゜゛６・ ユ上述の回路の動作は、入力
データ設定部２１で設定したテストデータを被試験回路
１００に入力し、被試験回路１００より出力されたデー
タと、設定したテストデータとの比較をコンパレータ３
２で行い、データエラーが発生したときにＬＥＤ３４を
点灯するようにしている。
は従来例の遅延時間測定回路を説明する図をそれぞれ示
す． 第４図の従来例は、クロック信号を発生するクロック発
生部１０ａと、 デップスイッチ等によりテストデータを設定する入力デ
ータ設定部２１ａと、 入力データ設定部２１ａで設定されたパラレルのテスト
データをシリアルデータに変換するパラレル／シリアル
変換回ｌｆｉ２２と、 被試験回路１００より出力されたシリアルデータをパラ
レルデータに変換するシリアル／バラレシリアル変換回
路３１の出力を比較するコンパレータ３２と、 コンパレータ３２での比較結果が一致しないときに表示
を行う発光ダイオード（以下ＬＥＤと称ｔ利３４林具旧
７゜゛６・ ユ上述の回路の動作は、入力
データ設定部２１で設定したテストデータを被試験回路
１００に入力し、被試験回路１００より出力されたデー
タと、設定したテストデータとの比較をコンパレータ３
２で行い、データエラーが発生したときにＬＥＤ３４を
点灯するようにしている。
第５図の従来例は、クロック信号を発生するクロック発
生部１０ａと、 スタート信号を発生するスタートスイッチ４２と、 スタートスイッチ４２の入力をクロック信号で微分し、
１バルスの出力を発生する微分回路４３と、 微分回路４３の出力パルスにより、クロック信号のカウ
ントを開始し、出力パルスが被試験回路１００をとおっ
て戻ってくるまでカウントアップするカウンタ４１と、 カウンタ４１の計数値を表示するＬＥＤ４ ４とを具備
している。
生部１０ａと、 スタート信号を発生するスタートスイッチ４２と、 スタートスイッチ４２の入力をクロック信号で微分し、
１バルスの出力を発生する微分回路４３と、 微分回路４３の出力パルスにより、クロック信号のカウ
ントを開始し、出力パルスが被試験回路１００をとおっ
て戻ってくるまでカウントアップするカウンタ４１と、 カウンタ４１の計数値を表示するＬＥＤ４ ４とを具備
している。
上述の回路の動作は、スタートスイッチ４２とクロック
信号より１パルスの信号を発生させ、この信号が被試験
回路１００に入力されてから、戻ってくるまでの時間を
、クロック信号をカウ゛ンタ４１でカウントし、その結
果をＬＥＤ４ ４に表示している。
信号より１パルスの信号を発生させ、この信号が被試験
回路１００に入力されてから、戻ってくるまでの時間を
、クロック信号をカウ゛ンタ４１でカウントし、その結
果をＬＥＤ４ ４に表示している。
上述の従来例では、エラー検出回路と遅延時間測定回路
は別々に構威されているため、それぞれの試験を別々に
行っていた， 本発明は、データエラーと遅延時間の試験を同時に行う
ことにより、試験時間を短縮し、効率的な試験を行うこ
とができるデータエラー試験回路を提供することを目的
とする。
は別々に構威されているため、それぞれの試験を別々に
行っていた， 本発明は、データエラーと遅延時間の試験を同時に行う
ことにより、試験時間を短縮し、効率的な試験を行うこ
とができるデータエラー試験回路を提供することを目的
とする。
第１図は本発明の原理を説明するブロック図を示す．
第１図に示す原理ブロック図中の１００は、入力された
データと同一データを出力する被試験回路であり、 １０は、クロック信号を発生するクロック発生手段であ
り、 ２０は、スタート信号が入力されたときに、被試験回路
１００に、テス１・データを送出するデータ出力手段で
あり、 ３０は、データ出力千段２０より送出されたテストデー
タと、テストデータが被試験回路１００を通って、出力
されたデータとの比較し、一致したときに出力を発生す
る第ｌの比較手段であり、４０は、スタート信号により
、クロツク発生手段で発生したクロック信号のカウント
を開始し、第１の比較手段の出力により、リセットされ
る計数手段であり、 ５０は、計数手段の前回の計数値を記憶しておき、今回
の計数値と比較し、一致したときに出力を発生する第２
の比較手段であり、 かかる手段を具備することにより本課題を解決するため
の手段とする。
データと同一データを出力する被試験回路であり、 １０は、クロック信号を発生するクロック発生手段であ
り、 ２０は、スタート信号が入力されたときに、被試験回路
１００に、テス１・データを送出するデータ出力手段で
あり、 ３０は、データ出力千段２０より送出されたテストデー
タと、テストデータが被試験回路１００を通って、出力
されたデータとの比較し、一致したときに出力を発生す
る第ｌの比較手段であり、４０は、スタート信号により
、クロツク発生手段で発生したクロック信号のカウント
を開始し、第１の比較手段の出力により、リセットされ
る計数手段であり、 ５０は、計数手段の前回の計数値を記憶しておき、今回
の計数値と比較し、一致したときに出力を発生する第２
の比較手段であり、 かかる手段を具備することにより本課題を解決するため
の手段とする。
〔作 用］
スタート信号により、データ出力手段２０より被試験回
路１００にテストデータを入力する。
路１００にテストデータを入力する。
被試験回路Ｉ００よりは、同じデータが出力されるので
、テストデータと第１の比較手段３０で比較し、一致し
たときに出力ｌに「１」を出ノノする。
、テストデータと第１の比較手段３０で比較し、一致し
たときに出力ｌに「１」を出ノノする。
一方、テストデータ入力と同時に、計数手段４０は、ク
ロンク発生手段１０で発生したクロック信号のカウント
を開始し、入力されたテストデータが被試験回路１００
をとおって、戻ってきて第１の比較手段３０にｒｌＪが
出力されるまでカウントを継続する。
ロンク発生手段１０で発生したクロック信号のカウント
を開始し、入力されたテストデータが被試験回路１００
をとおって、戻ってきて第１の比較手段３０にｒｌＪが
出力されるまでカウントを継続する。
第２の比較手段５０には前回の計数値を記憶しておき、
今回の計数値と比較することにより、遅延時間の変化を
試験する。
今回の計数値と比較することにより、遅延時間の変化を
試験する。
このように、データエラーを検出するためのテストデー
タと遅延時間の試験を行うためのテストデータと同じデ
ータを使用することにより、同時に２つの項目の試験を
行う回路を構戒することが可能となる。
タと遅延時間の試験を行うためのテストデータと同じデ
ータを使用することにより、同時に２つの項目の試験を
行う回路を構戒することが可能となる。
（実施例］
以下本発明の要旨を第２図〜第３図に示す実施例により
具体的に説明する。
具体的に説明する。
第２図は本発明の実施例を説明する図、第３図は本発明
の実施例のタイムチャートを説明する図をそれぞれ示す
。なお、全図を通じて同一符号は同一対象物を示す。
の実施例のタイムチャートを説明する図をそれぞれ示す
。なお、全図を通じて同一符号は同一対象物を示す。
第２図に示す本発明の実施例は第１図で説明したクロッ
ク発生手段１０として、基準周波数を発生する発振器１
１と、１／Ｎの分周を行いクロツク信号を発生するの分
周器１２、 データ入力手段２０として、８ビットのパラレルデータ
を設定するスイッチ２１と、スイッチ２１で設定したパ
ラレルデータをシリアルデータに変換するパラレル／シ
リアル変換回路２２、スタート信号ＳとＦＦ回路３３の
出力を人力する０Ｒ回路２３、 第ｌの比較千段３０として、被試験回路１００より入力
したシリアルデータをパラレルデータに変換するシリア
ル／パラレル変換回路３１と、スイッチ２１で設定した
データとシリアル／パラレル変換回路３１の出力とを比
較するコンパレータ３２と、その出力をラッチするため
のフリソプフロップ回路（以下ＦＦ回路と称する）３３
、計数手段４０として、１６ビットのカウンタ４１、 第２の比較千段５０として、ＦＦ回路３３の出力が「１
」になったときに、カウンタ４１の計数値をラッチする
ラッチ回路５１と、ラッチ回路５１に記憶されている前
回の計数値と、今回の計数値を比較ｔるコンパレータ５
２、コンバレータ５２とＦＦ回路３３の出力の一致をと
る排他的論理和回路（以下ＥＸ−ＯＲ回路と称する）５
３およびその出力をラッチするＦＦ回路５４とからなっ
ている． 第３図は、本実施例のタイムチャートであり、■は分周
器ｌ２より出力されたクロック信号ＣＫ， ■は試験開始のスタート信号Ｓ、 ■はスタート信号Ｓにより、テストデータをシリアルデ
ータに変換したパラレル／シリアル変換回路２２の出力
データＤｏｕｔ ， Ｄｏ８の後が「０」になっている
のは、パラレ少／シリアル変換回路２２の入力端子Ｓｔ
をアースしてあるので、Ｐｉ端子より入力されたデータ
の次は、引き続きＳｉよりの入力「Ｏ」が出力される。
ク発生手段１０として、基準周波数を発生する発振器１
１と、１／Ｎの分周を行いクロツク信号を発生するの分
周器１２、 データ入力手段２０として、８ビットのパラレルデータ
を設定するスイッチ２１と、スイッチ２１で設定したパ
ラレルデータをシリアルデータに変換するパラレル／シ
リアル変換回路２２、スタート信号ＳとＦＦ回路３３の
出力を人力する０Ｒ回路２３、 第ｌの比較千段３０として、被試験回路１００より入力
したシリアルデータをパラレルデータに変換するシリア
ル／パラレル変換回路３１と、スイッチ２１で設定した
データとシリアル／パラレル変換回路３１の出力とを比
較するコンパレータ３２と、その出力をラッチするため
のフリソプフロップ回路（以下ＦＦ回路と称する）３３
、計数手段４０として、１６ビットのカウンタ４１、 第２の比較千段５０として、ＦＦ回路３３の出力が「１
」になったときに、カウンタ４１の計数値をラッチする
ラッチ回路５１と、ラッチ回路５１に記憶されている前
回の計数値と、今回の計数値を比較ｔるコンパレータ５
２、コンバレータ５２とＦＦ回路３３の出力の一致をと
る排他的論理和回路（以下ＥＸ−ＯＲ回路と称する）５
３およびその出力をラッチするＦＦ回路５４とからなっ
ている． 第３図は、本実施例のタイムチャートであり、■は分周
器ｌ２より出力されたクロック信号ＣＫ， ■は試験開始のスタート信号Ｓ、 ■はスタート信号Ｓにより、テストデータをシリアルデ
ータに変換したパラレル／シリアル変換回路２２の出力
データＤｏｕｔ ， Ｄｏ８の後が「０」になっている
のは、パラレ少／シリアル変換回路２２の入力端子Ｓｔ
をアースしてあるので、Ｐｉ端子より入力されたデータ
の次は、引き続きＳｉよりの入力「Ｏ」が出力される。
■は被試験回路ｌＯＯよりの入力データＤｉｎ、■はシ
リアル／パラレル変換回路３１の、８ビットのパラレル
データの出力タイミングである．■はテストデータと■
の８ビットのパラレルデータとの一致を示すコンパレー
タ３２の出力、■は■の出力をＦＦ回路３３により出力
した出力で、この出力はデータエラーが発生していない
ことを示している。
リアル／パラレル変換回路３１の、８ビットのパラレル
データの出力タイミングである．■はテストデータと■
の８ビットのパラレルデータとの一致を示すコンパレー
タ３２の出力、■は■の出力をＦＦ回路３３により出力
した出力で、この出力はデータエラーが発生していない
ことを示している。
■は■の立ち下がりでカウントを開始する１６ビットの
カウンタ４１の計数状況であり、０〜Ｆ？でカウント可
能であるが、ここではＢ（計数値は１２）までカウント
したものとする。
カウンタ４１の計数状況であり、０〜Ｆ？でカウント可
能であるが、ここではＢ（計数値は１２）までカウント
したものとする。
カウンタ４１は■の信号によりリセットされ、ｒ■，か
ら再度カウントを開始する。
ら再度カウントを開始する。
■は■の信号により、カウンタ４１の出力を、ラッチ回
路５１に記憶した状態であり、ここではＢを記憶してい
る。
路５１に記憶した状態であり、ここではＢを記憶してい
る。
［相］はラッチ回路５１に記憶した前回の計数値Ｂと今
回の計数値Ｂ゜とが一敗したときに、コンパレータ５２
より、データー敗を示す信号が出力される状況を示す。
回の計数値Ｂ゜とが一敗したときに、コンパレータ５２
より、データー敗を示す信号が出力される状況を示す。
■はＦＦ回路３３およびコンパレータ５２の出力のＥＸ
一ＯＲ回路をとったものを、ＦＦ回路５４をとおして出
力した信号であり、いずれかに出力が発生すると、異常
として警報ＡＬＭを出力する。
一ＯＲ回路をとったものを、ＦＦ回路５４をとおして出
力した信号であり、いずれかに出力が発生すると、異常
として警報ＡＬＭを出力する。
本実施例では、遅延時間に変動が生じたときに、異常と
して表示するが、カウント４ｌの計数値をＬＥＤにより
、ディジタル表示することも可能であることは勿論であ
る。
して表示するが、カウント４ｌの計数値をＬＥＤにより
、ディジタル表示することも可能であることは勿論であ
る。
以上のように、一つのテストデータを用いて、デー汐エ
ラーと遅延時間を同時に試験することが可能となる。
ラーと遅延時間を同時に試験することが可能となる。
以上のような本発明によれば、一つのテストデータを用
いて、データエラーと遅延時間を同時に試験することに
より、試験時間の短縮し、効率的な試験を行うことがで
きるデータエラー試験回路を提供することができる。
いて、データエラーと遅延時間を同時に試験することに
より、試験時間の短縮し、効率的な試験を行うことがで
きるデータエラー試験回路を提供することができる。
第１図は本発明の原理を説明するブロック図、第２図は
本発明の実施例を説明する図、第３図は本発明の実施例
のタイムチャートを説明する図、 第４図は従来例のエラー検出回路を説明する図、第５図
は従来例の遅延時間測定回路を説明する図をそれぞれ示
す。 図において、 ００は被試験回路、 ０はクロック発生手段、 Ｏａはクロック発生部、 ■は発振器、 ２は分周器、 ０はデータ出力手段、 １はスイッチ、 １ａは入力データ設定部、 ２はパラレル／シリアル変換回路、 ３はＯＲ回路、 ０は第１の比較手段、 ■はシリアル／パラレル変換回路、 ２、５２はコンパレー夕、 ３、５４はＦＦ回路、 ４、４４ははＬＥＤ， ０は計数手段、 １はカウンタ、 ２はスタートスイッチ、 ３は微分回路、 ０は第ｌの比較手段、 ５ １はラッチ回路、 ５３はＥＸ−ＯＲ回路、 をそれぞれ示す。 ．．．．．．．−．．−．，−Ｉ．ｊ−（ｊ．−−−．
．．−− ．．．．．，．本発明の実施例を脱明する図 第２図 本発明の原理を説明するブロック図 第１図 ○Ｏ ■ ■ ■ ■ ■ り ■ り ｇ ｇ
本発明の実施例を説明する図、第３図は本発明の実施例
のタイムチャートを説明する図、 第４図は従来例のエラー検出回路を説明する図、第５図
は従来例の遅延時間測定回路を説明する図をそれぞれ示
す。 図において、 ００は被試験回路、 ０はクロック発生手段、 Ｏａはクロック発生部、 ■は発振器、 ２は分周器、 ０はデータ出力手段、 １はスイッチ、 １ａは入力データ設定部、 ２はパラレル／シリアル変換回路、 ３はＯＲ回路、 ０は第１の比較手段、 ■はシリアル／パラレル変換回路、 ２、５２はコンパレー夕、 ３、５４はＦＦ回路、 ４、４４ははＬＥＤ， ０は計数手段、 １はカウンタ、 ２はスタートスイッチ、 ３は微分回路、 ０は第ｌの比較手段、 ５ １はラッチ回路、 ５３はＥＸ−ＯＲ回路、 をそれぞれ示す。 ．．．．．．．−．．−．，−Ｉ．ｊ−（ｊ．−−−．
．．−− ．．．．．，．本発明の実施例を脱明する図 第２図 本発明の原理を説明するブロック図 第１図 ○Ｏ ■ ■ ■ ■ ■ り ■ り ｇ ｇ
Claims (1)
- 【特許請求の範囲】 入力されたデータと同一データを出力する被試験回路（
１００）の、データエラーと遅延時間を同時に試験する
回路であって、 クロック信号を発生するクロック発生手段（１０）と、 スタート信号が入力されたときに、前記被試験回路（１
００）に、テストデータを送出するデータ出力手段（２
０）と、 前記データ出力手段（２０）より送出されたテストデー
タと、該テストデータが前記被試験回路（１００）を通
って、出力されたデータとの比較を行い、一致したとき
に出力を発生する第１の比較手段（３０）と、 スタート信号により、前記クロック発生手段（１０）で
発生したクロック信号のカウントを開始し、前記第１の
比較手段（２０）の出力により、リセットされる計数手
段（４０）と、 前記計数手段（４０）の前回の計数値を記憶しておき、
今回の計数値と比較し、一致したときに出力を発生する
第２の比較手段（５０）とを備えたことを特徴とするデ
ータエラー試験回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1162056A JPH0326975A (ja) | 1989-06-23 | 1989-06-23 | データエラー試験回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1162056A JPH0326975A (ja) | 1989-06-23 | 1989-06-23 | データエラー試験回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0326975A true JPH0326975A (ja) | 1991-02-05 |
Family
ID=15747257
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1162056A Pending JPH0326975A (ja) | 1989-06-23 | 1989-06-23 | データエラー試験回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0326975A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102016007834A1 (de) | 2015-06-29 | 2016-12-29 | Toyoda Gosei Co., Ltd. | Leitungsverbindungsstruktur |
-
1989
- 1989-06-23 JP JP1162056A patent/JPH0326975A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102016007834A1 (de) | 2015-06-29 | 2016-12-29 | Toyoda Gosei Co., Ltd. | Leitungsverbindungsstruktur |
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