JPH03270071A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH03270071A JPH03270071A JP2068039A JP6803990A JPH03270071A JP H03270071 A JPH03270071 A JP H03270071A JP 2068039 A JP2068039 A JP 2068039A JP 6803990 A JP6803990 A JP 6803990A JP H03270071 A JPH03270071 A JP H03270071A
- Authority
- JP
- Japan
- Prior art keywords
- germanium
- silicon
- substrate
- islands
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Bipolar Transistors (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
半導体装置の製造方法に関し、
大面積で良質のＧＯ１基板を用いた半導体装置を提供す
ることを目的とし、 シリコン基板上に絶縁膜を介してシリコン層を形成した
ＳＯＩ構造を有する基板上にゲルマニウム層をヘテロエ
ピタキシャル成長によって成膜し、形成されたゲルマニ
ウム層の上に装置の構成に必要な素子を順次加工するよ
うに構成する。
ることを目的とし、 シリコン基板上に絶縁膜を介してシリコン層を形成した
ＳＯＩ構造を有する基板上にゲルマニウム層をヘテロエ
ピタキシャル成長によって成膜し、形成されたゲルマニ
ウム層の上に装置の構成に必要な素子を順次加工するよ
うに構成する。
本発明は半導体装置の製造方法に関し、さらに詳しく述
べると、ゲルマニウムを能動部とする半導体装置の製造
方法に関する。
べると、ゲルマニウムを能動部とする半導体装置の製造
方法に関する。
周知の通り、ゲルマニウムにはホールの移動度が非常に
高いなどという特性があるので、シリコン素子に代えて
ゲルマニウム素子を提供することが試みられている。し
かし、従来、ゲルマニウムは大きな単結晶の形で入手す
ることが困難であり、また、プロセスが難かしくで安定
な酸化膜ができにくいといった欠点もある。さらにまた
、Ｓ○工（ｓｉｌｉｃｏｎ ｏｎ １ｎｓｕｌａｔｏｒ
）構造に似たＧ ＯＩ （ｇｅｒ＋ｎａ−ｎｉｕｍ ｏ
ｎ １ｎｓｕｌａｔｏｒ）構造も望まれているけれども
、大面積で良質なものは入手できない。ＧＯＩ基板が入
手できない理由としては、シリコン酸化膜などの絶縁膜
はアモルファスの結晶状態にあるので、そこにゲルマニ
ウムの成長を行っても成長ゲルマニウムは下地の結晶状
態をうけつぐため、多結晶構造となってしまうことがあ
げられる。ちなみに、従来、シリコン基板上にＧａＡｓ
を戊長する場合にゲルマニウムをバッファ層として用い
る例はあるが、ここでいうゲルマニウムバッファ層は素
子そのものではない。
高いなどという特性があるので、シリコン素子に代えて
ゲルマニウム素子を提供することが試みられている。し
かし、従来、ゲルマニウムは大きな単結晶の形で入手す
ることが困難であり、また、プロセスが難かしくで安定
な酸化膜ができにくいといった欠点もある。さらにまた
、Ｓ○工（ｓｉｌｉｃｏｎ ｏｎ １ｎｓｕｌａｔｏｒ
）構造に似たＧ ＯＩ （ｇｅｒ＋ｎａ−ｎｉｕｍ ｏ
ｎ １ｎｓｕｌａｔｏｒ）構造も望まれているけれども
、大面積で良質なものは入手できない。ＧＯＩ基板が入
手できない理由としては、シリコン酸化膜などの絶縁膜
はアモルファスの結晶状態にあるので、そこにゲルマニ
ウムの成長を行っても成長ゲルマニウムは下地の結晶状
態をうけつぐため、多結晶構造となってしまうことがあ
げられる。ちなみに、従来、シリコン基板上にＧａＡｓ
を戊長する場合にゲルマニウムをバッファ層として用い
る例はあるが、ここでいうゲルマニウムバッファ層は素
子そのものではない。
本発明の目的は、したがって、大面積で良質のＧＯＩ基
板を用いた半導体装置を提供することにある。
板を用いた半導体装置を提供することにある。
上記した目的は、本発明によれば、シリコン基板上に絶
縁膜を介してシリコン層を形成したＳ○Ｉ構造を有する
基板上にゲルマニウム層をヘテロエピタキシャル成長に
よって成膜し、形成されたゲルマニウム層の上に装置の
構成に必要な素子を順次加工することを特徴とする半導
体装置の製造方法によって達成することができる。
縁膜を介してシリコン層を形成したＳ○Ｉ構造を有する
基板上にゲルマニウム層をヘテロエピタキシャル成長に
よって成膜し、形成されたゲルマニウム層の上に装置の
構成に必要な素子を順次加工することを特徴とする半導
体装置の製造方法によって達成することができる。
本発明方法において用いられるＳ○工構造を有する基板
は、好ましくは、貼り付けＳＯＩ基板である。すなわち
、この基板は、シリコン酸化膜等の絶縁膜を上方に有す
るシリコン単結晶基板を２枚用意し、これらの基板をそ
の絶縁膜どうしを密着して常法により貼り付けることに
よって有利に作製することができる。
は、好ましくは、貼り付けＳＯＩ基板である。すなわち
、この基板は、シリコン酸化膜等の絶縁膜を上方に有す
るシリコン単結晶基板を２枚用意し、これらの基板をそ
の絶縁膜どうしを密着して常法により貼り付けることに
よって有利に作製することができる。
得られたＳＯＩ基板上におけるゲルマニウム層のへテロ
エピタキシャル成長は、この技術分野で一般的に用いら
れている技法、例えばＣＶＤ法（化学的気相成長法）
、ＭＢＥ法（分子線エピタキシー法）などを用いて行う
ことができる。例えばＣＶＤ法は、ゲルマン（ＧｅＨ，
）ガスを反応ガスとして用いて、基板温度３００〜６５
０℃及び圧力ｌＯトル以下で有利に実施することができ
る。形成されるゲルマニウム層の膜厚は素子の構造等の
ファクタに応じて任意に変更し得るというものの、船釣
にＩＪＩＩｎ以上である。なお、本発明方法では、特に
、ＳＯＩ基板の絶縁膜上の単結晶シリコン薄膜を島状に
エツチングして、この島を核としてゲルマニウムの選択
エピタキシャル成長を行い、よって単結晶ゲルマニウム
の島を得ることが推奨される。
エピタキシャル成長は、この技術分野で一般的に用いら
れている技法、例えばＣＶＤ法（化学的気相成長法）
、ＭＢＥ法（分子線エピタキシー法）などを用いて行う
ことができる。例えばＣＶＤ法は、ゲルマン（ＧｅＨ，
）ガスを反応ガスとして用いて、基板温度３００〜６５
０℃及び圧力ｌＯトル以下で有利に実施することができ
る。形成されるゲルマニウム層の膜厚は素子の構造等の
ファクタに応じて任意に変更し得るというものの、船釣
にＩＪＩＩｎ以上である。なお、本発明方法では、特に
、ＳＯＩ基板の絶縁膜上の単結晶シリコン薄膜を島状に
エツチングして、この島を核としてゲルマニウムの選択
エピタキシャル成長を行い、よって単結晶ゲルマニウム
の島を得ることが推奨される。
上記のようにしてＧＯＩ基板を作製した後、形成された
単結晶ゲルマニウム層の上に常法に従って、例えば表面
酸化、Ｂ、Ｐ、Ｓｂ 、Ａｓ等の拡散、Ｂ、Ｐ、Ａｓ等
のイオン打込み、ポリシリコン、Ｐ Ｓ Ｇ、 Ｓｉ３
Ｎ、等（７）ＣＶＤ、７１Ｊ−／ｌ、、レジスト塗布、
５ｉｎ２、ポリシリコン、Ｐ Ｓ Ｇ １Ｓ ｌ：ｌＮ
４等のエツチング、レジスト除去などのプロセスを任意
に組み合わせて用いることによって、目的とする装置の
構成に必要な素子を順次加工することができる。このよ
うな一連のプロセスを経て、各社のバイポーラ型トラン
ジスタ （ＩＣ）をはじめとしたいろいろな構造の半導
体装置を製造することができる。
単結晶ゲルマニウム層の上に常法に従って、例えば表面
酸化、Ｂ、Ｐ、Ｓｂ 、Ａｓ等の拡散、Ｂ、Ｐ、Ａｓ等
のイオン打込み、ポリシリコン、Ｐ Ｓ Ｇ、 Ｓｉ３
Ｎ、等（７）ＣＶＤ、７１Ｊ−／ｌ、、レジスト塗布、
５ｉｎ２、ポリシリコン、Ｐ Ｓ Ｇ １Ｓ ｌ：ｌＮ
４等のエツチング、レジスト除去などのプロセスを任意
に組み合わせて用いることによって、目的とする装置の
構成に必要な素子を順次加工することができる。このよ
うな一連のプロセスを経て、各社のバイポーラ型トラン
ジスタ （ＩＣ）をはじめとしたいろいろな構造の半導
体装置を製造することができる。
本発明では、ゲルマニウムのへテロエピタキシャル成長
のためにＳＯＩ基板が用いられる。Ｓ○Ｉ基板は、安価
であるばかりでなく、ゲルマニウム単結晶では不可能な
直径８インチなどの大型サイズのものが入手可能であり
、したがって、この基板上にゲルマニウム単結晶を成長
させると大面積で良質のＧＯＩ基板を製造することがで
きる。
のためにＳＯＩ基板が用いられる。Ｓ○Ｉ基板は、安価
であるばかりでなく、ゲルマニウム単結晶では不可能な
直径８インチなどの大型サイズのものが入手可能であり
、したがって、この基板上にゲルマニウム単結晶を成長
させると大面積で良質のＧＯＩ基板を製造することがで
きる。
第１図は、本発明方法により作製されるＧ○工基板の一
例を模式的に示した断面図である。ＳＯＩ基板１１は、
図示される通り、第１の単結晶シリコン薄膜１、絶縁膜
２ （ここではシリコン酸化膜）、そして第２の単結晶
シリコン薄膜３を有している。
例を模式的に示した断面図である。ＳＯＩ基板１１は、
図示される通り、第１の単結晶シリコン薄膜１、絶縁膜
２ （ここではシリコン酸化膜）、そして第２の単結晶
シリコン薄膜３を有している。
このＳＯＩ基板１１の上方には単結晶ゲルマニウム薄膜
４が成膜されている。ここで注意されなければならない
ことは、単結晶ゲルマニウム薄膜は、シリコン酸化膜の
ような絶縁膜上では戊長し得ないが、シリコン単結晶薄
膜上では成長し得るという事実であり、本発明の基本の
ひとつはここにある。
４が成膜されている。ここで注意されなければならない
ことは、単結晶ゲルマニウム薄膜は、シリコン酸化膜の
ような絶縁膜上では戊長し得ないが、シリコン単結晶薄
膜上では成長し得るという事実であり、本発明の基本の
ひとつはここにある。
第２Ａ図〜第２Ｄ図は、本発明方法の特に好ましい１態
様を順を追って示した断面図である。
様を順を追って示した断面図である。
先ず、第２Ａ図に示されるように、２枚の単結晶シリコ
ン薄膜１をそのシリコン酸化膜２が向い合わせとなるよ
うに貼り付ける。得られたＳ○■基板１１を断面で示し
たものが第２Ｂ図である。次いで、ＳＯＩ基板１１の上
方の単結晶シリコン薄膜１１を選択的にエツチングして
、第２Ｃ図に示されるような単結晶シリコンの島３を得
る。ここで、シリコン薄膜１１の選択エツチングには、
例えばＣＣＩＬ ＋ ＣＬなどの塩素系ガスを用いたＲ
ＩＥ（ＩＪアクティブ・イオン・エツチング〉などを採
用することができる。引き続いて、得られた単結晶シリ
コンの島３を核として、ゲルマンガスを用いたＣＶＤを
実施する。例えば、４００℃、０．３トルでこのＣＶＤ
を実施すると、単結晶シリコンの島３を中心としてゲル
マニウムのへテロエピタキシャル成長が進行しくシリコ
ン酸化膜２からは進行しない）、よって、最終的には第
２Ｄ図に示されるような単結晶ゲルマニウムの島１４が
形成される。
ン薄膜１をそのシリコン酸化膜２が向い合わせとなるよ
うに貼り付ける。得られたＳ○■基板１１を断面で示し
たものが第２Ｂ図である。次いで、ＳＯＩ基板１１の上
方の単結晶シリコン薄膜１１を選択的にエツチングして
、第２Ｃ図に示されるような単結晶シリコンの島３を得
る。ここで、シリコン薄膜１１の選択エツチングには、
例えばＣＣＩＬ ＋ ＣＬなどの塩素系ガスを用いたＲ
ＩＥ（ＩＪアクティブ・イオン・エツチング〉などを採
用することができる。引き続いて、得られた単結晶シリ
コンの島３を核として、ゲルマンガスを用いたＣＶＤを
実施する。例えば、４００℃、０．３トルでこのＣＶＤ
を実施すると、単結晶シリコンの島３を中心としてゲル
マニウムのへテロエピタキシャル成長が進行しくシリコ
ン酸化膜２からは進行しない）、よって、最終的には第
２Ｄ図に示されるような単結晶ゲルマニウムの島１４が
形成される。
第３図は、第２Ｄ図のＧ○１基板を用いて作製したバイ
ポーラＩＣの一例を示す断面図である。
ポーラＩＣの一例を示す断面図である。
図中の５は平坦化層であり、そしてＢ、Ｅ及びＣはそれ
ぞれベース、エミッタ及びコレクタである。
ぞれベース、エミッタ及びコレクタである。
ここでは図示のＩＣの製造工程をプロセスごとに順を追
って示さないけれども、図示の構造から容易に理解され
るであろう。注目すべきことには、この構造では、素子
分離のためのトレンチアイソレーションを従来の技術の
ように特別なプロセスを設けて形成しなくても自然に形
成でき、また、したがって、トレンチエツチング時のダ
メージも回避できる。
って示さないけれども、図示の構造から容易に理解され
るであろう。注目すべきことには、この構造では、素子
分離のためのトレンチアイソレーションを従来の技術の
ように特別なプロセスを設けて形成しなくても自然に形
成でき、また、したがって、トレンチエツチング時のダ
メージも回避できる。
本発明によれば、大面積かつ結晶性の良好なＧＯＩウェ
ハを容易に入手でき、また、したがって高性能なゲルマ
ニウム素子を安価に実現することができる。
ハを容易に入手でき、また、したがって高性能なゲルマ
ニウム素子を安価に実現することができる。
第１図は、本発明方法により製造されるＧＯＩ基板の一
例を模式的に示した断面図であり、第２Ａ図〜第２Ｄ図
は、本発明方法の特に好ましい１態様を順を追って示し
た断面図であり、干して 第３図は、本発明方法により得られる半導体装置の一例
を示した断面図である。 図中、１は第１の単結晶シリコン薄膜、２はシリコン酸
化膜、３は第２の単結晶シリコン薄膜、そして４は単結
晶ゲルマニウム薄膜である。
例を模式的に示した断面図であり、第２Ａ図〜第２Ｄ図
は、本発明方法の特に好ましい１態様を順を追って示し
た断面図であり、干して 第３図は、本発明方法により得られる半導体装置の一例
を示した断面図である。 図中、１は第１の単結晶シリコン薄膜、２はシリコン酸
化膜、３は第２の単結晶シリコン薄膜、そして４は単結
晶ゲルマニウム薄膜である。
Claims (1)
- １、シリコン基板上に絶縁膜を介してシリコン層を形成
したＳＯＩ構造を有する基板上にゲルマニウム層をヘテ
ロエピタキシャル成長によって成膜し、形成されたゲル
マニウム層の上に装置の構成に必要な素子を順次加工す
ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2068039A JPH03270071A (ja) | 1990-03-20 | 1990-03-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2068039A JPH03270071A (ja) | 1990-03-20 | 1990-03-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03270071A true JPH03270071A (ja) | 1991-12-02 |
Family
ID=13362260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2068039A Pending JPH03270071A (ja) | 1990-03-20 | 1990-03-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03270071A (ja) |
-
1990
- 1990-03-20 JP JP2068039A patent/JPH03270071A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4997787A (en) | Method for fabricating a semiconductor film which is electrically isolated from a substrate | |
| US4845044A (en) | Producing a compound semiconductor device on an oxygen implanted silicon substrate | |
| JP2596547B2 (ja) | 太陽電池及びその製造方法 | |
| JPS6158879A (ja) | シリコン薄膜結晶の製造方法 | |
| JPH0475649B2 (ja) | ||
| JPH03270071A (ja) | 半導体装置の製造方法 | |
| JP2638868B2 (ja) | 半導体装置の製造方法 | |
| JPH04206932A (ja) | 半導体装置及びその製造方法 | |
| JP2619734B2 (ja) | 半導体基板およびその製造方法 | |
| JP2527016B2 (ja) | 半導体膜の製造方法 | |
| JP2527015B2 (ja) | 半導体膜の製造方法 | |
| JPH0513327A (ja) | 単結晶シリコン膜の形成方法 | |
| JPS60234312A (ja) | Ｓｏｉ膜形成方法 | |
| JPH03270072A (ja) | 半導体装置の製造方法 | |
| JP2737152B2 (ja) | Ｓｏｉ形成方法 | |
| JPH05335234A (ja) | 半導体基板の製造方法 | |
| JPS63239934A (ja) | 半導体基材の製造方法 | |
| JPS63137412A (ja) | 半導体用基板の製造方法 | |
| JP3053678B2 (ja) | 半導体装置の製造方法 | |
| JP2696928B2 (ja) | ヘテロエピタキシャル成長方法 | |
| JPS6248015A (ja) | 半導体層の固相成長方法 | |
| JPS63260014A (ja) | 炭化珪素単結晶薄膜の形成方法 | |
| JPH01162324A (ja) | 半導体装置及びその製造方法 | |
| JPS6410620A (en) | Manufacture of semiconductor device | |
| JPH0370126A (ja) | 多結晶シリコン電極およびその製造方法 |