JPH03270323A - Ｃｍｉ符号変換回路 - Google Patents
Ｃｍｉ符号変換回路Info
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- JPH03270323A JPH03270323A JP6947090A JP6947090A JPH03270323A JP H03270323 A JPH03270323 A JP H03270323A JP 6947090 A JP6947090 A JP 6947090A JP 6947090 A JP6947090 A JP 6947090A JP H03270323 A JPH03270323 A JP H03270323A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ＰＣＭ信号の伝送符号として使用されてい
るＣＭＩ符号を、バイナリ信号とクロック信号を用いた
簡易な論理回路により生成するＣＭＩ符号変換回路に関
するものである。
るＣＭＩ符号を、バイナリ信号とクロック信号を用いた
簡易な論理回路により生成するＣＭＩ符号変換回路に関
するものである。
′ｆＳ３図は例えば田中公男著： “ディジタル通信技
術”、東海大学出版会、Ｐ１３５、図４．２０（１９８
６年発行）に示されている従来のＣＭＩ符号変換回路で
あり、図において、（Ｆｌ）はフリップフロップ、（Ｇ
ｌ） 、 （Ｇ２） 、 （Ｇ３） 、 （Ｇ４）はゲ
ート回路、（ＩＮ）はｆ、 ｂｉｔ／ｓｅｃの情報速度
を有するバイナリ信号（Ｓｌ）の入力端子、（ＯＵＴ）
はＣＭＩ符号化された信号（Ｎ７）の出力端子、（ＣＬ
Ｋ）はｆ、 Ｈｔの繰返し周波数を有するクロック信号
（Ｓｌ）の入力端子であり、フリップフロップ（Ｆｌ）
の（Ｄ）はデータ端子、（Ｃ）はクロック端子、（Ｓｌ
）〜（Ｓ７）は各部の信号である。
術”、東海大学出版会、Ｐ１３５、図４．２０（１９８
６年発行）に示されている従来のＣＭＩ符号変換回路で
あり、図において、（Ｆｌ）はフリップフロップ、（Ｇ
ｌ） 、 （Ｇ２） 、 （Ｇ３） 、 （Ｇ４）はゲ
ート回路、（ＩＮ）はｆ、 ｂｉｔ／ｓｅｃの情報速度
を有するバイナリ信号（Ｓｌ）の入力端子、（ＯＵＴ）
はＣＭＩ符号化された信号（Ｎ７）の出力端子、（ＣＬ
Ｋ）はｆ、 Ｈｔの繰返し周波数を有するクロック信号
（Ｓｌ）の入力端子であり、フリップフロップ（Ｆｌ）
の（Ｄ）はデータ端子、（Ｃ）はクロック端子、（Ｓｌ
）〜（Ｓ７）は各部の信号である。
次に動作について説明する。第４図は各部の信号のタイ
ミングチャートである。ゲート（Ｇｌ）はバイナリ信号
（Ｓｔ）が論理“１”のときにクロック信号（Ｓｌ）を
通すゲートであり、その出力にＲＺ符号形式のバイナリ
信号（Ｎ３）を得る。フリップフロップ（Ｆｌ）はＲＺ
バイナリ信号（Ｎ３）の立ち上がり変化点でその出力を
反転させるトグル回路である。従って、フリップフロッ
プ（Ｆｌ）の出力信号（Ｎ４）はバイナリ信号（Ｓｌ）
に論理“１”が現れるたびにその状態を判定することに
なる。ゲート（Ｇ２）は、バイナリ信号（Ｓｔ）が論理
“１”のときにトグル回路（Ｆｌ）の出力（Ｎ４）を通
過させるゲートであり、この出力（Ｎ５）が論理“１”
のバイナリ信号に対応するＣＭＩ符号となる。また、ゲ
ート（Ｇ３）はバイナリ信号（Ｓｌ）が論理“Ｏ”のと
きにクロック信号（Ｓｌ）を反転させて通すゲートであ
り、この出力（Ｎ６）が論理“Ｏ”のバイナリ信号に対
応するＣＭＩ符号となる。ゲート（Ｇ４）では以上のよ
うにして得られた信号（Ｎ５）及び（Ｎ６）の論理和を
とり、バイナリ信号（Ｓｌ）に対応するＣＭＩ符号（Ｓ
７）を生成する。
ミングチャートである。ゲート（Ｇｌ）はバイナリ信号
（Ｓｔ）が論理“１”のときにクロック信号（Ｓｌ）を
通すゲートであり、その出力にＲＺ符号形式のバイナリ
信号（Ｎ３）を得る。フリップフロップ（Ｆｌ）はＲＺ
バイナリ信号（Ｎ３）の立ち上がり変化点でその出力を
反転させるトグル回路である。従って、フリップフロッ
プ（Ｆｌ）の出力信号（Ｎ４）はバイナリ信号（Ｓｌ）
に論理“１”が現れるたびにその状態を判定することに
なる。ゲート（Ｇ２）は、バイナリ信号（Ｓｔ）が論理
“１”のときにトグル回路（Ｆｌ）の出力（Ｎ４）を通
過させるゲートであり、この出力（Ｎ５）が論理“１”
のバイナリ信号に対応するＣＭＩ符号となる。また、ゲ
ート（Ｇ３）はバイナリ信号（Ｓｌ）が論理“Ｏ”のと
きにクロック信号（Ｓｌ）を反転させて通すゲートであ
り、この出力（Ｎ６）が論理“Ｏ”のバイナリ信号に対
応するＣＭＩ符号となる。ゲート（Ｇ４）では以上のよ
うにして得られた信号（Ｎ５）及び（Ｎ６）の論理和を
とり、バイナリ信号（Ｓｌ）に対応するＣＭＩ符号（Ｓ
７）を生成する。
従来のＣＭＩ符号変換回路は以上のように構成されてい
るので、ゲート回路（Ｇ４）に入力される信号（Ｎ５）
、 （Ｎ６）の僅かな時間差により、第４図の点線で
示すグリッチ（微小時間パルス） （ＧＲＩ）、（ＧＲ
２）が発生する。このようなグリッチは受信誤りを生じ
させる原因となるので、除去することが必要である。そ
こで従来はクロック信号（Ｓｌ）を２逓倍し、この逓倍
クロックにより、出力端子（ＯＵＴ）からのＣＭＩ符号
（Ｓ７）をフリップフロップによって読み直し波形整形
することが考えられていた。しかし、ｆＯＨ工の繰返し
周波数を有するクロック信号から安定かつ良好な２ｆ、
Ｈ工のクロック信号を得るためのクロック逓倍回路は、
回路規模が増大するなどの問題点があった。
るので、ゲート回路（Ｇ４）に入力される信号（Ｎ５）
、 （Ｎ６）の僅かな時間差により、第４図の点線で
示すグリッチ（微小時間パルス） （ＧＲＩ）、（ＧＲ
２）が発生する。このようなグリッチは受信誤りを生じ
させる原因となるので、除去することが必要である。そ
こで従来はクロック信号（Ｓｌ）を２逓倍し、この逓倍
クロックにより、出力端子（ＯＵＴ）からのＣＭＩ符号
（Ｓ７）をフリップフロップによって読み直し波形整形
することが考えられていた。しかし、ｆＯＨ工の繰返し
周波数を有するクロック信号から安定かつ良好な２ｆ、
Ｈ工のクロック信号を得るためのクロック逓倍回路は、
回路規模が増大するなどの問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、クロック逓倍回路及び波形整形用のフリップ
フロップ回路を必要としないＣＭＩ符号変換回路を得る
ことを目的とする。
たもので、クロック逓倍回路及び波形整形用のフリップ
フロップ回路を必要としないＣＭＩ符号変換回路を得る
ことを目的とする。
この発明に係るＣＭＩ符号変換回路は、入力されるｆｏ
ビット／秒のバイナリ信号とｆＯＨ，のクロック信号の
論理積よりＲＺ符号形式のバイナリ信号を得る第１のＡ
ＮＤゲートと、上記得られたバイナリ信号を計数するバ
イナリカウンタと、該バイナリカウンタ出力より論理”
１”及び論理“Ｏ“に対応するＣＭＩ符号化信号を生成
出力する’７ｉＪ１の信号生成出力手段と、上記各論理
に対応するＣＭＩ符号化信号より入力バイナリ信号に対
応するＣＭＩ符号化信号を出力するＮ２の信号生成出力
手段とを備えたものにおいて、上記第１のＡＮＤゲート
に入力されるバイナリ信号を１クロック時間分遅延させ
る遅延回路と、遅延化バイナリ信号が論理“Ｏ”より“
１”への遷移を検出し、グリッチ発生時刻を示すグリッ
チ発生信号を出力するグリッチ検知回路と、上記バイナ
リカウンタ出力が論理“１”の時上記グリッチ発生信号
を通過させ一定時間パイナリカウンタ出力をリセットす
るリセット回路と、上記バイナリカウンタ出力が論理“
０”の時上記グリッチ発生信号を通過させ論理“１”及
び“０”対応のＣＭＩ符号化信号と共に、上記第２の信
号生成出力手段へ入力するグリッチ除去信号出力手段と
を備えたものである。
ビット／秒のバイナリ信号とｆＯＨ，のクロック信号の
論理積よりＲＺ符号形式のバイナリ信号を得る第１のＡ
ＮＤゲートと、上記得られたバイナリ信号を計数するバ
イナリカウンタと、該バイナリカウンタ出力より論理”
１”及び論理“Ｏ“に対応するＣＭＩ符号化信号を生成
出力する’７ｉＪ１の信号生成出力手段と、上記各論理
に対応するＣＭＩ符号化信号より入力バイナリ信号に対
応するＣＭＩ符号化信号を出力するＮ２の信号生成出力
手段とを備えたものにおいて、上記第１のＡＮＤゲート
に入力されるバイナリ信号を１クロック時間分遅延させ
る遅延回路と、遅延化バイナリ信号が論理“Ｏ”より“
１”への遷移を検出し、グリッチ発生時刻を示すグリッ
チ発生信号を出力するグリッチ検知回路と、上記バイナ
リカウンタ出力が論理“１”の時上記グリッチ発生信号
を通過させ一定時間パイナリカウンタ出力をリセットす
るリセット回路と、上記バイナリカウンタ出力が論理“
０”の時上記グリッチ発生信号を通過させ論理“１”及
び“０”対応のＣＭＩ符号化信号と共に、上記第２の信
号生成出力手段へ入力するグリッチ除去信号出力手段と
を備えたものである。
この発明によるリセット回路は、バイナリカウンタ出力
が論理“１”の時にグリッチ検出回路より出力されるグ
リッチ発生信号を通過させて該通過信号をリセット信号
としてバイナリカウンタのリセット端子に出力すること
で、グリッチが発生することがない論理“１”に対応す
るＣＭＩ符号化信号を第２の信号生成出力手段に入力す
ることができ、またグリッチ除去信号出力手段は、バイ
ナリカウンタ出力が諭埋“Ｏ”の時にグリッチ発生信号
を通過させ、′ｓ２の信号生成出力手段に入力すること
で、各論理に対応するＣＭＩ符号化信号を合成する際に
発生するグリッチを除去し、グリッチのないバイナリ信
号対応のＣＭＩ符号化信号を得ることができる。
が論理“１”の時にグリッチ検出回路より出力されるグ
リッチ発生信号を通過させて該通過信号をリセット信号
としてバイナリカウンタのリセット端子に出力すること
で、グリッチが発生することがない論理“１”に対応す
るＣＭＩ符号化信号を第２の信号生成出力手段に入力す
ることができ、またグリッチ除去信号出力手段は、バイ
ナリカウンタ出力が諭埋“Ｏ”の時にグリッチ発生信号
を通過させ、′ｓ２の信号生成出力手段に入力すること
で、各論理に対応するＣＭＩ符号化信号を合成する際に
発生するグリッチを除去し、グリッチのないバイナリ信
号対応のＣＭＩ符号化信号を得ることができる。
以下、この発明の一実施例を図について説明する。１図
において、（Ｆ２）はバイナリ信号（Ｓｌ）をクロック
信号（Ｓｌ）の１クロック時間だけ遅延させるフリップ
フロップ、（Ｇ５）はフリップフロップ（Ｆ２）の出力
信号（５８）とクロック信号（Ｓｌ）を人力とする論理
積ゲート、（Ｆ３）はリセット端子（Ｒ）に論理“０”
が人力されているときにゲート（５）の出力信号（Ｓ９
）の立ち上がり変化点でその出力を反転させ、リセット
端子（Ｒ）に論理“１”が入力されると直ちに出力を論
理“０″にするフリップフロップ、（Ｇ６）はクロック
信号（Ｓｌ）の反転論理とフリップフロップ（Ｆ２）の
反転論理を入力とする論理積ゲート、（Ｇ７）はフリッ
プフロップ（Ｆ２）の出力信号（Ｓ８）の反転論理とバ
イナリ信号（Ｓｌ）を入力とする論理積ゲート、（Ｓ８
）はフリップフロップ（Ｆ３）の出力信号（５１０）と
ゲート（７）の出力信号（Ｓｌｌ）を入力とする論理積
ゲート、（Ｇ８）はフリップフロップ（Ｆ３）の出力信
号（５１０）の反転論理とゲート（７）の出力信号（Ｓ
ｌｌ）を入力とする論理積ゲート、（Ｆ４）はゲート（
Ｇ８）の出力信号（５１２）をクロック信号（Ｓｌ）の
立ち下がり変化点でラッチし、その出力信号（５１３）
をフリップフロップ（Ｆ３）のリセット端子（Ｒ）への
入力信号とするフリップフロップ、（Ｆ５）はゲート（
Ｇ９）の出力信号（５１４）をクロック信号（Ｓｌ）の
立ち下がり変化点でラッチするフリップフロップ、（Ｇ
ＩＯ）はフリップフロップ（Ｆ３）の出力信号（５１０
）とフリップフロップ（Ｆ２）の出力信号（Ｓ８）を人
力とする論理積ゲート、（Ｇｌｌ）はゲート（Ｇ６）の
出力信号（５１５） とゲート（１０）の出力信号（Ｓ
ｉｆｔ）とフリップフロップ（Ｆ５）の出力信号（５１
７）を入力とする論理和ゲートである。
において、（Ｆ２）はバイナリ信号（Ｓｌ）をクロック
信号（Ｓｌ）の１クロック時間だけ遅延させるフリップ
フロップ、（Ｇ５）はフリップフロップ（Ｆ２）の出力
信号（５８）とクロック信号（Ｓｌ）を人力とする論理
積ゲート、（Ｆ３）はリセット端子（Ｒ）に論理“０”
が人力されているときにゲート（５）の出力信号（Ｓ９
）の立ち上がり変化点でその出力を反転させ、リセット
端子（Ｒ）に論理“１”が入力されると直ちに出力を論
理“０″にするフリップフロップ、（Ｇ６）はクロック
信号（Ｓｌ）の反転論理とフリップフロップ（Ｆ２）の
反転論理を入力とする論理積ゲート、（Ｇ７）はフリッ
プフロップ（Ｆ２）の出力信号（Ｓ８）の反転論理とバ
イナリ信号（Ｓｌ）を入力とする論理積ゲート、（Ｓ８
）はフリップフロップ（Ｆ３）の出力信号（５１０）と
ゲート（７）の出力信号（Ｓｌｌ）を入力とする論理積
ゲート、（Ｇ８）はフリップフロップ（Ｆ３）の出力信
号（５１０）の反転論理とゲート（７）の出力信号（Ｓ
ｌｌ）を入力とする論理積ゲート、（Ｆ４）はゲート（
Ｇ８）の出力信号（５１２）をクロック信号（Ｓｌ）の
立ち下がり変化点でラッチし、その出力信号（５１３）
をフリップフロップ（Ｆ３）のリセット端子（Ｒ）への
入力信号とするフリップフロップ、（Ｆ５）はゲート（
Ｇ９）の出力信号（５１４）をクロック信号（Ｓｌ）の
立ち下がり変化点でラッチするフリップフロップ、（Ｇ
ＩＯ）はフリップフロップ（Ｆ３）の出力信号（５１０
）とフリップフロップ（Ｆ２）の出力信号（Ｓ８）を人
力とする論理積ゲート、（Ｇｌｌ）はゲート（Ｇ６）の
出力信号（５１５） とゲート（１０）の出力信号（Ｓ
ｉｆｔ）とフリップフロップ（Ｆ５）の出力信号（５１
７）を入力とする論理和ゲートである。
次に、′ｔＳｉ図及び第２図の動作タイミングチャート
を用いて動作について説明する。
を用いて動作について説明する。
第１図において、（Ｆ２）は、バイナリ信号（Ｓｌ）を
クロック信号（Ｓｌ）の１クロック時間だけ遅延させる
遅延回路であり、その出力に１ビツト遅延されたバイナ
リ信号（Ｓ８）を得る。ゲート（Ｇ５）は図３における
ゲート（Ｇ１）と同様の機能を有するゲートであり、遅
延されたバイナリ信号（ｓ８）が論理“１”のときにク
ロック信号（Ｓｌ）を通すゲートであり、ゲート（Ｇ５
）の出力にはバイナリ信号（ｓ８）が論理″１″である
ことを示すＲＺ符号形式のバイナリ信号（Ｓ９）を得る
。フリップフロップ（Ｆ３）はＲＺバイナリ信号（Ｓ９
）の立ち上がり変化点でその出力を反転させるトグル回
路であり、フリップフロップ（Ｆ３）の出力信号（５１
０）は、フリップフロップ（Ｆ３）のリセット端子（Ｒ
）に論理″０”が入力されているときには遅延されたバ
イナリ信号（Ｓ８）に論理“１”が現れるたびにその状
態を反転する。ゲート（Ｇ６）は第３図におけるゲート
（Ｇ３）と同様の機能を有するゲートであり、遅延され
たバイナリ信号（Ｓ８）が論理“Ｏ”のときにクロック
信号（Ｓｌ）を反転して通過させるゲートであり、この
出力信号（５１５）が論理“Ｏ”の遅延されたバイナリ
信号（Ｓ８）に対応するＣＭＩ符号となる。ゲート（Ｇ
７）はバイナリ信号（Ｓ８）が論理“Ｏ”から論理“１
”へ遷移することを検知する回路である。従って、第１
図のゲート（Ｇ７）はグリッチ発生時刻検知回路として
の機能を有し、その出力信号（５１１）の論理“１”か
ら論理“Ｏ”への立ち下がり点はグリッチ発生を示す信
号である。ゲート（Ｇ８） 、 （Ｇ９）はグリッチ発
生を示す信号を２種類の信号に分類するゲートである。
クロック信号（Ｓｌ）の１クロック時間だけ遅延させる
遅延回路であり、その出力に１ビツト遅延されたバイナ
リ信号（Ｓ８）を得る。ゲート（Ｇ５）は図３における
ゲート（Ｇ１）と同様の機能を有するゲートであり、遅
延されたバイナリ信号（ｓ８）が論理“１”のときにク
ロック信号（Ｓｌ）を通すゲートであり、ゲート（Ｇ５
）の出力にはバイナリ信号（ｓ８）が論理″１″である
ことを示すＲＺ符号形式のバイナリ信号（Ｓ９）を得る
。フリップフロップ（Ｆ３）はＲＺバイナリ信号（Ｓ９
）の立ち上がり変化点でその出力を反転させるトグル回
路であり、フリップフロップ（Ｆ３）の出力信号（５１
０）は、フリップフロップ（Ｆ３）のリセット端子（Ｒ
）に論理″０”が入力されているときには遅延されたバ
イナリ信号（Ｓ８）に論理“１”が現れるたびにその状
態を反転する。ゲート（Ｇ６）は第３図におけるゲート
（Ｇ３）と同様の機能を有するゲートであり、遅延され
たバイナリ信号（Ｓ８）が論理“Ｏ”のときにクロック
信号（Ｓｌ）を反転して通過させるゲートであり、この
出力信号（５１５）が論理“Ｏ”の遅延されたバイナリ
信号（Ｓ８）に対応するＣＭＩ符号となる。ゲート（Ｇ
７）はバイナリ信号（Ｓ８）が論理“Ｏ”から論理“１
”へ遷移することを検知する回路である。従って、第１
図のゲート（Ｇ７）はグリッチ発生時刻検知回路として
の機能を有し、その出力信号（５１１）の論理“１”か
ら論理“Ｏ”への立ち下がり点はグリッチ発生を示す信
号である。ゲート（Ｇ８） 、 （Ｇ９）はグリッチ発
生を示す信号を２種類の信号に分類するゲートである。
ここで、第４図に示したようにＣＭＩ符号を生成する過
程において、グリッチはバイナリ信号（ｓｌ）が論理“
０”から論理“１”に遷移する場合にのみ発生し、２種
類に分類できる。第１のグリッチはゲート（Ｇ２）にお
いてバイナリ信号の論理“１”に対応するＣＭＩ符号を
生成する際に発生するグリッチ（ＧＲＩ）であり、この
グリッチ（ＧＲＩ）はバイナリ信号（Ｓｌ）の状態が諭
埋″ｏ”から論理“１”に遷移しかつフリップフロップ
（Ｆｌ）の状態が論理“１”から論理“０”へ遷移する
時点に発生するものである。第２のグリッチは、’＄４
図のゲート（Ｇ４）においてバイナリ信号（５１）の論
理“０”に対応するＣＭＩ符号となる出力（ｓ６）と論
理“１”に対応するＣＭＩ符号となる出力（Ｓ５）との
論理和をとることによりバイナリ信号（Ｓｌ）に対応す
るＣＭＩ符号を生成する際に発生するグリッチ（ＧＲ２
）であり、フリップフロップ（Ｆｌ）の状態が論理“０
”から論理“１”へ遷移する点に発生するものである。
程において、グリッチはバイナリ信号（ｓｌ）が論理“
０”から論理“１”に遷移する場合にのみ発生し、２種
類に分類できる。第１のグリッチはゲート（Ｇ２）にお
いてバイナリ信号の論理“１”に対応するＣＭＩ符号を
生成する際に発生するグリッチ（ＧＲＩ）であり、この
グリッチ（ＧＲＩ）はバイナリ信号（Ｓｌ）の状態が諭
埋″ｏ”から論理“１”に遷移しかつフリップフロップ
（Ｆｌ）の状態が論理“１”から論理“０”へ遷移する
時点に発生するものである。第２のグリッチは、’＄４
図のゲート（Ｇ４）においてバイナリ信号（５１）の論
理“０”に対応するＣＭＩ符号となる出力（ｓ６）と論
理“１”に対応するＣＭＩ符号となる出力（Ｓ５）との
論理和をとることによりバイナリ信号（Ｓｌ）に対応す
るＣＭＩ符号を生成する際に発生するグリッチ（ＧＲ２
）であり、フリップフロップ（Ｆｌ）の状態が論理“０
”から論理“１”へ遷移する点に発生するものである。
ゲート（８）にはフリップフロップ（Ｆ３）の状態が論
理“１”の時にグリッチ発生を示す信号（５１１）を通
過させ信号（５１２）を得る。フリップフロップ（Ｆ４
）は、ゲート（Ｇ８）の出力信号（５１２）をクロック
信号（Ｓｌ）の立ち下がりの変化点でラッチし、その１
クロック時間幅に引き延ばされた論理“１”の制御信号
（Ｓ１３）をフリップフロップ（Ｆ３）のリセット端子
（Ｒ）に入力する。フリップフロップ（Ｆ３）はリセッ
ト端子（Ｒ）に論理“１″の制御信号（５１３）が入力
されると直ちに出力は論理“１”から論理“Ｏ″になる
。また、制御信号（５１３）が１クロック時間幅である
から、続いて入力されるバイナリ信号（Ｓ８）が論理“
１”であることを示すＲＺ符号形式のバイナリ信号（Ｓ
９）の立ち上がり変化によっても、フリップフロップ（
Ｆ３）の状態は論理“Ｏ”のままである。すなわち、バ
イナリ信号（Ｓｌ）の状態が論理“０”から論理“１”
に遷移しかつフリップフロップ（Ｆ３）の状態が論理“
１”から論理“Ｏ”へ遷移する点を！４図のフリップフ
ロップ（Ｆｌ）の状態が論理“１”から論理“０”へ遷
移する点よりも１／２クロック時間前にずらすことによ
ってグリッチ（ＧＲＩ）が発生することのないトグル回
路の出力信号（ＳＩＱ）を得る。
理“１”の時にグリッチ発生を示す信号（５１１）を通
過させ信号（５１２）を得る。フリップフロップ（Ｆ４
）は、ゲート（Ｇ８）の出力信号（５１２）をクロック
信号（Ｓｌ）の立ち下がりの変化点でラッチし、その１
クロック時間幅に引き延ばされた論理“１”の制御信号
（Ｓ１３）をフリップフロップ（Ｆ３）のリセット端子
（Ｒ）に入力する。フリップフロップ（Ｆ３）はリセッ
ト端子（Ｒ）に論理“１″の制御信号（５１３）が入力
されると直ちに出力は論理“１”から論理“Ｏ″になる
。また、制御信号（５１３）が１クロック時間幅である
から、続いて入力されるバイナリ信号（Ｓ８）が論理“
１”であることを示すＲＺ符号形式のバイナリ信号（Ｓ
９）の立ち上がり変化によっても、フリップフロップ（
Ｆ３）の状態は論理“Ｏ”のままである。すなわち、バ
イナリ信号（Ｓｌ）の状態が論理“０”から論理“１”
に遷移しかつフリップフロップ（Ｆ３）の状態が論理“
１”から論理“Ｏ”へ遷移する点を！４図のフリップフ
ロップ（Ｆｌ）の状態が論理“１”から論理“０”へ遷
移する点よりも１／２クロック時間前にずらすことによ
ってグリッチ（ＧＲＩ）が発生することのないトグル回
路の出力信号（ＳＩＱ）を得る。
ゲート（Ｇ９）はフリップフロップ（Ｆ３）の状態が論
理“０”のときにグリッチ発生を示す信号（５１１）を
通し出力信号（５１４）を得る。フリップフロップ（Ｆ
５）はゲート（Ｇ９）の出力信号（Ｓ１４）をクロック
信号（Ｓｌ）の１７２クロック時間だけ遅延して出力す
ることにり、グリッチ（ＧＲ２）を除去可能とするグリ
ッチ除去信号（Ｓ１７）を発生する。
理“０”のときにグリッチ発生を示す信号（５１１）を
通し出力信号（５１４）を得る。フリップフロップ（Ｆ
５）はゲート（Ｇ９）の出力信号（Ｓ１４）をクロック
信号（Ｓｌ）の１７２クロック時間だけ遅延して出力す
ることにり、グリッチ（ＧＲ２）を除去可能とするグリ
ッチ除去信号（Ｓ１７）を発生する。
ゲート（Ｇｔｏ）はバイナリ信号（Ｓ６）が論理“１”
の場合にフリップフロップ（Ｆ３）の出力信号（５１０
）を通過させる。この出力信号（５１６）は、バイナリ
信号（Ｓ８）の論理“１″に対するＣＭＩ符号である。
の場合にフリップフロップ（Ｆ３）の出力信号（５１０
）を通過させる。この出力信号（５１６）は、バイナリ
信号（Ｓ８）の論理“１″に対するＣＭＩ符号である。
ゲート（Ｇｌｌ） は、ゲート（Ｇ６） 、 （ＧＩＯ
）およびフリップフロップ（Ｆ５）の出力を通過させる
。フリップフロップ（Ｆ５）の出力であるグリッチ除去
信号（Ｓ１７）を人力するために、バイナリ信号の論理
“０”に対応するＣＭＩ符号とバイナリ信号の論理“１
“に対応するＣＭＩ符号を合成して得られるゲート（Ｇ
ｌｌ）の出力信号（５２０）にはグリッチのないＣＭＩ
符号が得られる。
）およびフリップフロップ（Ｆ５）の出力を通過させる
。フリップフロップ（Ｆ５）の出力であるグリッチ除去
信号（Ｓ１７）を人力するために、バイナリ信号の論理
“０”に対応するＣＭＩ符号とバイナリ信号の論理“１
“に対応するＣＭＩ符号を合成して得られるゲート（Ｇ
ｌｌ）の出力信号（５２０）にはグリッチのないＣＭＩ
符号が得られる。
以上のようにこの発明によれば、ＣＭＩ符号生成回路に
おいでリッチ除去手段を具備することにより、従来ＣＭ
Ｉ符号の生成過程において発生していたグリッチを除去
することができるため、２ｆ。
おいでリッチ除去手段を具備することにより、従来ＣＭ
Ｉ符号の生成過程において発生していたグリッチを除去
することができるため、２ｆ。
Ｈ２の繰返し周波数を有するクロック信号で波形整形を
行う必要がなくなり、クロック逓倍器が不要となるため
、ＣＭＩ符号変換回路を簡易な論理回路のみで構成する
ことができるという効果がある。
行う必要がなくなり、クロック逓倍器が不要となるため
、ＣＭＩ符号変換回路を簡易な論理回路のみで構成する
ことができるという効果がある。
第１図はこの発明の一実施例を示すＣＭＩ符号変換回路
の回路図、３４２図は第１図の動作を表すタイミングチ
ャート、第３図は従来のＣＭＩ符号変換回路、第４図は
′ｉＪ３図の動作を表すタイミングチャートである。 図において、Ｆｌ、 Ｆ２． Ｆ３． Ｆ４． Ｆ５は
フリップフロップ、Ｇｌ、 Ｇ２． Ｇ３． Ｇ４．
Ｇ５． Ｇ６． Ｇ７． Ｇ８． Ｇ９゜ＧＩＯ、Ｇｌ
ｌはゲートである。 −ｆ−′−・ｉ。 １、″１−１′ 第 １ 図 第 図 １ 第 図 ′０＃ ”ｏ” ＋０１ ＋Ｏ″ ０゜ 手 続 補 正 書（自発） 平成 ２年 ５月２１ 日 特願平２−６９４７０号 発明の名称 ｃ＋ｘｒ符号変換回路 ３゜ 補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名
称（６０１）三菱電機株式会社 代表者志岐守哉 ４、代理人 住 所 東京都中央区日本橋本町１丁目９番１３号
中山ヒル４階 氏 名（７３３６）代理人 弁理士 山 崎 宗 秋
「７］電話 ０３ （２４１）３０４６ ５、補正の対象 “
−一明細書の発明の詳細な説明の欄。 ６、補正の内容 （１）明細書第３頁第１５行の「を判定することになる
。」という記載を「を反転することになる。」と補正す
る。 （２）明細書第７頁第１９行のｒ （ｓｓ）は」という
記載をｒ （Ｇ８）は」と補正する。 （３）明細書第８頁第１行のｒ （Ｇ８）は」という記
載をｒ （Ｇ９）は」と補正する。 以上
の回路図、３４２図は第１図の動作を表すタイミングチ
ャート、第３図は従来のＣＭＩ符号変換回路、第４図は
′ｉＪ３図の動作を表すタイミングチャートである。 図において、Ｆｌ、 Ｆ２． Ｆ３． Ｆ４． Ｆ５は
フリップフロップ、Ｇｌ、 Ｇ２． Ｇ３． Ｇ４．
Ｇ５． Ｇ６． Ｇ７． Ｇ８． Ｇ９゜ＧＩＯ、Ｇｌ
ｌはゲートである。 −ｆ−′−・ｉ。 １、″１−１′ 第 １ 図 第 図 １ 第 図 ′０＃ ”ｏ” ＋０１ ＋Ｏ″ ０゜ 手 続 補 正 書（自発） 平成 ２年 ５月２１ 日 特願平２−６９４７０号 発明の名称 ｃ＋ｘｒ符号変換回路 ３゜ 補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名
称（６０１）三菱電機株式会社 代表者志岐守哉 ４、代理人 住 所 東京都中央区日本橋本町１丁目９番１３号
中山ヒル４階 氏 名（７３３６）代理人 弁理士 山 崎 宗 秋
「７］電話 ０３ （２４１）３０４６ ５、補正の対象 “
−一明細書の発明の詳細な説明の欄。 ６、補正の内容 （１）明細書第３頁第１５行の「を判定することになる
。」という記載を「を反転することになる。」と補正す
る。 （２）明細書第７頁第１９行のｒ （ｓｓ）は」という
記載をｒ （Ｇ８）は」と補正する。 （３）明細書第８頁第１行のｒ （Ｇ８）は」という記
載をｒ （Ｇ９）は」と補正する。 以上
Claims (1)
- 入力されるｆ＿ｏビット／秒のバイナリ信号とｆ＿ｏ
Ｈ＿ｚのクロック信号の論理積よりＲＺ符号形式のバイ
ナリ信号を得る第１のＡＮＤゲートと、上記得られたバ
イナリ信号を計数するバイナリカウンタと、該バイナリ
カウンタ出力より論理“１”及び論理“０”に対応する
ＣＭＩ符号化信号を生成出力する第１の信号生成出力手
段と、上記各論理に対応するＣＭＩ符号化信号より入力
バイナリ信号に対応するＣＭＩ符号化信号を出力する第
２の信号生成出力手段とを備えたＣＭＩ符号変換回路に
おいて、上記第１のＡＮＤゲートに入力されるバイナリ
信号を１クロック時間分遅延させる遅延回路と、遅延化
バイナリ信号が論理“０”より”１”への遷移を検出し
、グリッチ発生時刻を示すグリッチ発生信号を出力する
グリッチ検知回路と、上記バイナリカウンタ出力が論理
“１”の時上記グリッチ発生信号を通過させ一定時間バ
イナリカウンタ出力をリセットするリセット回路と、上
記バイナリカウンタ出力が論理“０”の時上記グリッチ
発生信号を通過させ論理“１”及び“０”対応のＣＭＩ
符号化信号と共に、上記第２の信号生成出力手段へ入力
するグリッチ除去信号出力手段とを備えたことを特徴と
するＣＭＩ符号変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6947090A JPH03270323A (ja) | 1990-03-19 | 1990-03-19 | Ｃｍｉ符号変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6947090A JPH03270323A (ja) | 1990-03-19 | 1990-03-19 | Ｃｍｉ符号変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03270323A true JPH03270323A (ja) | 1991-12-02 |
Family
ID=13403592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6947090A Pending JPH03270323A (ja) | 1990-03-19 | 1990-03-19 | Ｃｍｉ符号変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03270323A (ja) |
-
1990
- 1990-03-19 JP JP6947090A patent/JPH03270323A/ja active Pending
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