JPS59104846A - Ｃｍｉ符号変換回路 - Google Patents
Ｃｍｉ符号変換回路Info
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- JPS59104846A JPS59104846A JP21341182A JP21341182A JPS59104846A JP S59104846 A JPS59104846 A JP S59104846A JP 21341182 A JP21341182 A JP 21341182A JP 21341182 A JP21341182 A JP 21341182A JP S59104846 A JPS59104846 A JP S59104846A
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/4906—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes
- H04L25/4908—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes using mBnB codes
- H04L25/491—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes using mBnB codes using 1B2B codes
- H04L25/4912—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes using mBnB codes using 1B2B codes using CMI or 2-HDB-3 code
Landscapes
- Physics & Mathematics (AREA)
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は、ＰＣＭ信号の伝送符号として使用されている
ＣＭＩ （Ｃｏｄｅｄ Ｍａｒｋ Ｉｎｖｅｒｓｉｏｎ
）符号を、ＮＲＺ信号とクロック信号とから、簡易な論
理回路にょシ合成するＣＭＩ符号変換回路に関するもの
である。
ＣＭＩ （Ｃｏｄｅｄ Ｍａｒｋ Ｉｎｖｅｒｓｉｏｎ
）符号を、ＮＲＺ信号とクロック信号とから、簡易な論
理回路にょシ合成するＣＭＩ符号変換回路に関するもの
である。
ＣＭＩ符号は、ＣＣＩ ＴＴに於イー（、ＤＲＡＦＴ’
ＲＥＣ０ＭＭＥＮＤＡＴＩＯＮ Ｇ、７０３にょｊ
ｌ） １３９２６４ ｋｂｉｔ／Ｂ・のインターフェー
ス符号として規定されているほか、近年我国においても
ディジタル網局内伝送用に適する符号形式として積極的
導入が計られている。
ＲＥＣ０ＭＭＥＮＤＡＴＩＯＮ Ｇ、７０３にょｊ
ｌ） １３９２６４ ｋｂｉｔ／Ｂ・のインターフェー
ス符号として規定されているほか、近年我国においても
ディジタル網局内伝送用に適する符号形式として積極的
導入が計られている。
ＣＭＩ符号は、論理″０′″のバイナリ信号に対しては
ＣＭＩ符号として論理ｕＱｌ”を対応させ、論理″１”
のバイナリ信号に対してはＣＭＩ符号として論理″１１
”又は“ｏ ｏ ”を交互に対応させるという簡易な符
号則にょシ合・成される二値符号である。
ＣＭＩ符号として論理ｕＱｌ”を対応させ、論理″１”
のバイナリ信号に対してはＣＭＩ符号として論理″１１
”又は“ｏ ｏ ”を交互に対応させるという簡易な符
号則にょシ合・成される二値符号である。
ＣＭＩ符号の情報速度は、前述の符号則によシ対応する
バイナリ信号の情報速度ｆ。ｂｉｔ／５ｅｃｏｎｄの２
倍を要する。このため、従来のＣＭＩ符号変換回路に於
ては、何らかの方法により２ｆｏＨｚの繰返し周波数を
有するクロックが準備され、とのクロックで、合成され
たＣＭＩ符号をサンプリングすることに波形を整形する
手段が用いられてきた。
バイナリ信号の情報速度ｆ。ｂｉｔ／５ｅｃｏｎｄの２
倍を要する。このため、従来のＣＭＩ符号変換回路に於
ては、何らかの方法により２ｆｏＨｚの繰返し周波数を
有するクロックが準備され、とのクロックで、合成され
たＣＭＩ符号をサンプリングすることに波形を整形する
手段が用いられてきた。
（従来技術）
従来のＣＭＩ符号変換回路の一例を第１図に示す。
第１図において、ＣＭＩ合成合成器−ｆ ｏ ｂｉ ｔ
／１ｉｅｃｏｎｄの情報速度を有するバイナリ信号Ｓ２
及びｆ６Ｈｚの繰返し周波数を有するクロック信号ｓ１
から、ＣＭ■符号Ｓ３を合成する。一方、クロッつてい
倍器２は、クロック信号Ｓ１をてい倍し２×ｆｏの繰返
し周波数を有するクロック信号Ｓ４をつくる。
／１ｉｅｃｏｎｄの情報速度を有するバイナリ信号Ｓ２
及びｆ６Ｈｚの繰返し周波数を有するクロック信号ｓ１
から、ＣＭ■符号Ｓ３を合成する。一方、クロッつてい
倍器２は、クロック信号Ｓ１をてい倍し２×ｆｏの繰返
し周波数を有するクロック信号Ｓ４をつくる。
整形回路３は、ＣＭ工符号Ｓ３をクロック信号ｓ４によ
ってサンプリングし、波形整形されたＣＭＩ符号Ｓ５を
出力する。
ってサンプリングし、波形整形されたＣＭＩ符号Ｓ５を
出力する。
ＣＭＩ符号則を実現する従来のＣＭＩ合成合成器−例を
第２図に示し、第３図にそのタイムチャートの一例を示
す。ケ゛−）Ｇｌは、バイナリ信号ｓ２が論理パ１″′
のときにクロック信号ｓ１を通すケ゛−トであり、グー
）Ｇｌの出力にＲＺ符号形式のバイナリ信号Ｓ６を得る
。フリップフロップＦ１はＲＺバイナリ信号ｓ６の立上
シ変化点でその出力を反転させるトグル回路である。従
って、フリップフロップＦ１の出方信号５７Ｉｄバイナ
リ信号Ｓ２に論理＋＋ Ｉ ＩＩが現われるたびにその
状態を交互に反転する。グー）Ｇ２は、バイナリ信号ｓ
２が論理” １ ”のときにトグル回路Ｆ１の出力信号
Ｓ７を通過させるグ〜１・であり、この出力ｓ９が論理
“′１″のバイナリ信号に対応するＣＭＩ符号と々る。
第２図に示し、第３図にそのタイムチャートの一例を示
す。ケ゛−）Ｇｌは、バイナリ信号ｓ２が論理パ１″′
のときにクロック信号ｓ１を通すケ゛−トであり、グー
）Ｇｌの出力にＲＺ符号形式のバイナリ信号Ｓ６を得る
。フリップフロップＦ１はＲＺバイナリ信号ｓ６の立上
シ変化点でその出力を反転させるトグル回路である。従
って、フリップフロップＦ１の出方信号５７Ｉｄバイナ
リ信号Ｓ２に論理＋＋ Ｉ ＩＩが現われるたびにその
状態を交互に反転する。グー）Ｇ２は、バイナリ信号ｓ
２が論理” １ ”のときにトグル回路Ｆ１の出力信号
Ｓ７を通過させるグ〜１・であり、この出力ｓ９が論理
“′１″のバイナリ信号に対応するＣＭＩ符号と々る。
またグー）Ｇ３はバイナリ信号ｓ２が論理゛′０″′の
ときにクロック信号ｓ１を反転させて通過させるダート
であシ、この出力ｓ８が論理“′０″のバイナリ信号に
対応するＣＭＩ符号となる。ケゝ−）Ｇ４は以上の如く
して得られた信号ｓ８及びＳ９の論理和をとり、バイナ
リ信号ｓ２に対応するＣＭＩ符号を合成するダートであ
る。
ときにクロック信号ｓ１を反転させて通過させるダート
であシ、この出力ｓ８が論理“′０″のバイナリ信号に
対応するＣＭＩ符号となる。ケゝ−）Ｇ４は以上の如く
して得られた信号ｓ８及びＳ９の論理和をとり、バイナ
リ信号ｓ２に対応するＣＭＩ符号を合成するダートであ
る。
以上の動作をタイムチャートに示したものが第３図であ
る。第３図に示す如く、以上の結果得られたＣＭＩ符号
Ｓ３にはグリッチ（微小時間・ゼルス）ＧＲＩ、ＧＲ２
が発生する。このだめ、従来は第１図について説明した
如くクロッつてい倍回路２及び整形回路３を付加するこ
とによジグリッチを除去し波形整形を行っていた。ｆｏ
Ｈ２の繰返し周波数を有するクロック信号から２ ｆ
６＋ Ｈｚの繰返し周波数を有するクロック信号を得る
ためのクロッつてい倍回路２としては各種の回路が考え
られるが、安定かつ良好な２ｆｏ・）クロック信号を得
るためには、回路規模の増大は避けられなかった。
る。第３図に示す如く、以上の結果得られたＣＭＩ符号
Ｓ３にはグリッチ（微小時間・ゼルス）ＧＲＩ、ＧＲ２
が発生する。このだめ、従来は第１図について説明した
如くクロッつてい倍回路２及び整形回路３を付加するこ
とによジグリッチを除去し波形整形を行っていた。ｆｏ
Ｈ２の繰返し周波数を有するクロック信号から２ ｆ
６＋ Ｈｚの繰返し周波数を有するクロック信号を得る
ためのクロッつてい倍回路２としては各種の回路が考え
られるが、安定かつ良好な２ｆｏ・）クロック信号を得
るためには、回路規模の増大は避けられなかった。
（発明の目的）
本発明は前記の欠点を解決することを目的とし、グリッ
チ除去手段を付加することによシ、従来の２ｆｏクロツ
クによる波形整形を不要とし、ＣＭ■符号変換回路をク
ロッつてい倍回路を用いることなしに構成したものであ
シ、以下実施例について詳細に説明する。
チ除去手段を付加することによシ、従来の２ｆｏクロツ
クによる波形整形を不要とし、ＣＭ■符号変換回路をク
ロッつてい倍回路を用いることなしに構成したものであ
シ、以下実施例について詳細に説明する。
（発明の構成）
第４図は本発明の第１の実施例であシ、第５歯はそのタ
イムチャートの一例である。図において、（５） フリップフロップＦ２はバイナリ信号ｓ２をクロック信
号Ｓ１の１クロック時間だけ遅延させる遅延回路であシ
、その出力に１ビツト遅延されたバイナリ信号８１０を
得る。ケゝ−）Ｇ５は第２図におけるグー）Ｇｌと同様
の機能を有するダートであシ、遅延されたバイナリ信号
ＳＩＯが論理ｕ１″のときにクロック信号Ｓ１を通すダ
ートであシ、ケ” −） Ｇ ５の出力には、ＲＺ符号
形式のバイナリ信号８１１を得る。フリップフロップＦ
３は、第２図におけるフリップフロップＦ１と同様の機
能を有し、Ｒｚバイナリ信号Ｓｌｌの立下シ変化点でそ
の出力を反転させるトグル回路である。従って、７リツ
ノフロツｆＦ３の出力信号ＳＩ２は、遅延されたバイナ
リ信号ｓ１０に論理ｕ１″が現われている範囲で、その
状態を交互に反転したものである。ケゝ−）Ｇ６は第２
図におけるグー） Ｇ３と同様の機能を有するダートで
あシ、バイナリ信号が論理ｕ Ｏｎのときにクロック信
号ｓ１を反転して通過させるゲートであり、この出力Ｓ
１３が論理ｕＯ”のバイナリ信号８１０に対応するＣＭ
Ｉ（６） 符号となる。ケ゛−トＧ７はバイナリ信号Ｓ１０が論理
” ｏ ”から論理ＩＩ １． ＩＩへ遷移することを
検知する回路である。第３図において示した如（ＣＭ’
！符号を合成する過程において、グリッチはバイナリ信
号Ｓ２が論理” ｏ ”から論理ＩＩ Ｉ １１へ遷移
する場合にのみ発生する。従って、第４図のケ゛−トＧ
７はグリッチ発生時刻検知回路としての機能を有し、そ
の出力信号Ｓ１４はグリッチ発生を示す信号である。ケ
ゝ−）Ｇ８．Ｇ９はグリッチ発生を示す信号５１４ｉ二
種類の信号に分離するためのケ＋−１・である。第２図
、第３図において示した如く、ＣＭ■符号を合成する過
程において発生するグリッチは二種類に分類できる。第
１のグリッチはケゝ−）Ｇ２においてバイナリ信号の論
理ｕ１１″に対応するＣＭＩ符号を合成する際に発生す
るグリッチＧＲＩであシ、このグリッチＧＲＩはフリッ
プフロラｆＦ１の状態が論理ｔｔ Ｉ ＋＋から論理″
０″′に遷移しかつバイナリ信号Ｓ２が論理ｔｔ Ｏｎ
から論理１１１ ＩＩに遷移する場合に発生するもので
ある。第２のグリッチはグー）Ｇ４において、バイナリ
信号の論理” ｏ ”に対応するＣＭＩ符号と々る出力
Ｓ８とバイナリ信号の論理ａｔ １ ｎに対応するＣＭ
Ｉ符号となる出力Ｓ物９との論理和をとることによシ、
バイナリ信号Ｓ２に対応するＣＭＩ符号を合成する際に
発生するグリッチＧＲ２である。このグリッチＧＲ２は
、フリツノフロップＦ１の状態が論理” ｏ ”から論
理ＩＩ Ｉ ＋＋に遷移しかつバイナリ信号Ｓ２が論理
“′０″から論理” １ ”に遷移する場合に発生する
ものである。
イムチャートの一例である。図において、（５） フリップフロップＦ２はバイナリ信号ｓ２をクロック信
号Ｓ１の１クロック時間だけ遅延させる遅延回路であシ
、その出力に１ビツト遅延されたバイナリ信号８１０を
得る。ケゝ−）Ｇ５は第２図におけるグー）Ｇｌと同様
の機能を有するダートであシ、遅延されたバイナリ信号
ＳＩＯが論理ｕ１″のときにクロック信号Ｓ１を通すダ
ートであシ、ケ” −） Ｇ ５の出力には、ＲＺ符号
形式のバイナリ信号８１１を得る。フリップフロップＦ
３は、第２図におけるフリップフロップＦ１と同様の機
能を有し、Ｒｚバイナリ信号Ｓｌｌの立下シ変化点でそ
の出力を反転させるトグル回路である。従って、７リツ
ノフロツｆＦ３の出力信号ＳＩ２は、遅延されたバイナ
リ信号ｓ１０に論理ｕ１″が現われている範囲で、その
状態を交互に反転したものである。ケゝ−）Ｇ６は第２
図におけるグー） Ｇ３と同様の機能を有するダートで
あシ、バイナリ信号が論理ｕ Ｏｎのときにクロック信
号ｓ１を反転して通過させるゲートであり、この出力Ｓ
１３が論理ｕＯ”のバイナリ信号８１０に対応するＣＭ
Ｉ（６） 符号となる。ケ゛−トＧ７はバイナリ信号Ｓ１０が論理
” ｏ ”から論理ＩＩ １． ＩＩへ遷移することを
検知する回路である。第３図において示した如（ＣＭ’
！符号を合成する過程において、グリッチはバイナリ信
号Ｓ２が論理” ｏ ”から論理ＩＩ Ｉ １１へ遷移
する場合にのみ発生する。従って、第４図のケ゛−トＧ
７はグリッチ発生時刻検知回路としての機能を有し、そ
の出力信号Ｓ１４はグリッチ発生を示す信号である。ケ
ゝ−）Ｇ８．Ｇ９はグリッチ発生を示す信号５１４ｉ二
種類の信号に分離するためのケ＋−１・である。第２図
、第３図において示した如く、ＣＭ■符号を合成する過
程において発生するグリッチは二種類に分類できる。第
１のグリッチはケゝ−）Ｇ２においてバイナリ信号の論
理ｕ１１″に対応するＣＭＩ符号を合成する際に発生す
るグリッチＧＲＩであシ、このグリッチＧＲＩはフリッ
プフロラｆＦ１の状態が論理ｔｔ Ｉ ＋＋から論理″
０″′に遷移しかつバイナリ信号Ｓ２が論理ｔｔ Ｏｎ
から論理１１１ ＩＩに遷移する場合に発生するもので
ある。第２のグリッチはグー）Ｇ４において、バイナリ
信号の論理” ｏ ”に対応するＣＭＩ符号と々る出力
Ｓ８とバイナリ信号の論理ａｔ １ ｎに対応するＣＭ
Ｉ符号となる出力Ｓ物９との論理和をとることによシ、
バイナリ信号Ｓ２に対応するＣＭＩ符号を合成する際に
発生するグリッチＧＲ２である。このグリッチＧＲ２は
、フリツノフロップＦ１の状態が論理” ｏ ”から論
理ＩＩ Ｉ ＋＋に遷移しかつバイナリ信号Ｓ２が論理
“′０″から論理” １ ”に遷移する場合に発生する
ものである。
従って、第４図、第５図の実施例では、ゲートＧ８．Ｇ
９においてグリッチ発生を示す信号を次のように二種類
の信号に分離することによシ、以下の動作を進めている
。ゲートＧ８はフリップフロラ７’Ｆ３の状態が論理Ｉ
Ｉ Ｉ ＩＩのときにグリッチ発生を示す信号Ｓ１４を
通過させ出力信号Ｓ１５を得る。グー）Ｇ９はフリップ
７０ツブＦ３の状態が論理ｔｔ Ｏｎのときにグリッチ
発生を示す信号Ｓ１４全通し出力信号Ｓ１６を得る。フ
リップフロップＦ４は、ゲートＧ８の出力信号Ｓ１５を
クロック信号Ｓ１の捧クロック時間だけ遅延してフリッ
プフロップＦ３の出力が論理ｔｔ １ ＋＋から論理′
“０″′へ遷移する時刻とバイナリ信号Ｓ１０が論理“
０″から論理“１″へ遷移する時刻との一致 ゛時刻を
示す第１のグリッチ除去信号Ｓ１７を発生する。またフ
リップフロップＦ５は、ケ”−トＧ９の出力信号Ｓ１６
をクロック信号Ｓ１の捧クロック時間だけ遅延してフリ
ップフロップＦ３の出力が論理＋１０１＋から論理ｔｔ
Ｉ ＩＩへ遷移する時刻と・ぐイナリ信号Ｓ１０が論
理パ０″′から論理″１′″へ遷移する時刻との一致時
刻を示す第２のグリッチ除去信号８１８を発生する。
９においてグリッチ発生を示す信号を次のように二種類
の信号に分離することによシ、以下の動作を進めている
。ゲートＧ８はフリップフロラ７’Ｆ３の状態が論理Ｉ
Ｉ Ｉ ＩＩのときにグリッチ発生を示す信号Ｓ１４を
通過させ出力信号Ｓ１５を得る。グー）Ｇ９はフリップ
７０ツブＦ３の状態が論理ｔｔ Ｏｎのときにグリッチ
発生を示す信号Ｓ１４全通し出力信号Ｓ１６を得る。フ
リップフロップＦ４は、ゲートＧ８の出力信号Ｓ１５を
クロック信号Ｓ１の捧クロック時間だけ遅延してフリッ
プフロップＦ３の出力が論理ｔｔ １ ＋＋から論理′
“０″′へ遷移する時刻とバイナリ信号Ｓ１０が論理“
０″から論理“１″へ遷移する時刻との一致 ゛時刻を
示す第１のグリッチ除去信号Ｓ１７を発生する。またフ
リップフロップＦ５は、ケ”−トＧ９の出力信号Ｓ１６
をクロック信号Ｓ１の捧クロック時間だけ遅延してフリ
ップフロップＦ３の出力が論理＋１０１＋から論理ｔｔ
Ｉ ＩＩへ遷移する時刻と・ぐイナリ信号Ｓ１０が論
理パ０″′から論理″１′″へ遷移する時刻との一致時
刻を示す第２のグリッチ除去信号８１８を発生する。
ゲートＧ１０は、第２図におけるゲートＧ２と類似した
機能を有するケ゛−トであシ、バイナリ信号が論理ｔｔ
１ ｎの場合にフリップフロップＦ３の出力信号Ｓ１
２を通過させる。この・出力Ｓ１９は、バイナリ信号８
１０の論理ｔｔ Ｏｕに対応するＣＭＩ符号である。こ
こで、ゲートＧ１０が第２図のゲートＧ２と異彦るとこ
ろは、グリッチＧＲＩを除去するために、第１のグリッ
チ除去信号Ｓ１７が入力されて、この信号Ｓ１７が入力
される場合には、（９） り−）ＧＩＯからは出力が禁止されることである。
機能を有するケ゛−トであシ、バイナリ信号が論理ｔｔ
１ ｎの場合にフリップフロップＦ３の出力信号Ｓ１
２を通過させる。この・出力Ｓ１９は、バイナリ信号８
１０の論理ｔｔ Ｏｕに対応するＣＭＩ符号である。こ
こで、ゲートＧ１０が第２図のゲートＧ２と異彦るとこ
ろは、グリッチＧＲＩを除去するために、第１のグリッ
チ除去信号Ｓ１７が入力されて、この信号Ｓ１７が入力
される場合には、（９） り−）ＧＩＯからは出力が禁止されることである。
グー） Ｇ ］、 １は、第２図におけるケゝ−）Ｇ４
と類似した機能を有するケ゛−トであり！６ 、 ＧＩ
Ｏ及びフリップフロップＦ５の出力を通過する。フリッ
プフロップＦ５の出力である第２のグリッチ除去信号Ｓ
１８を入力するため、バイナリ信号の論理ｕ Ｏ＋＋に
対応するＣＭＩ符号とバイナリ信号の論理″１″″に対
応するＣＭＩ符号とを合成した場合、ケゝ−トＧ１１の
出力にはグリッチのないＣＭＩ符号が得られる。
と類似した機能を有するケ゛−トであり！６ 、 ＧＩ
Ｏ及びフリップフロップＦ５の出力を通過する。フリッ
プフロップＦ５の出力である第２のグリッチ除去信号Ｓ
１８を入力するため、バイナリ信号の論理ｕ Ｏ＋＋に
対応するＣＭＩ符号とバイナリ信号の論理″１″″に対
応するＣＭＩ符号とを合成した場合、ケゝ−トＧ１１の
出力にはグリッチのないＣＭＩ符号が得られる。
（発明の効果）
以上説明したように、本発明では簡易な回路構成によシ
、従来ＣＭＩ符号の合成過程において発生していたグリ
ッチを除去することができ、グリッチのないＣＭＩ符号
が得られる。従って、２ｆｏの繰返し周波数を有するク
ロックで波形整形する必要がなくなυ、クロッつてい倍
回路が不要となシ、ＣＭＩ符号変換回路を簡易な論理回
路のみで構成することができる。そのため、ＣＭ■符号
変換回路のＬＳＩ化にも適する。
、従来ＣＭＩ符号の合成過程において発生していたグリ
ッチを除去することができ、グリッチのないＣＭＩ符号
が得られる。従って、２ｆｏの繰返し周波数を有するク
ロックで波形整形する必要がなくなυ、クロッつてい倍
回路が不要となシ、ＣＭＩ符号変換回路を簡易な論理回
路のみで構成することができる。そのため、ＣＭ■符号
変換回路のＬＳＩ化にも適する。
（１０）
第１図は従来のＣＭＩ符号変換回路の基本構成図、第２
図は第１図のＣＭＩ合成器の回路図、第３図は第２図の
ＣＭＩ合成器の動作タイムチャート、第４図は本発明の
一実施例の回路図、第５図は第４図の動作タイムチャー
トである。 Ｆｌ、Ｆ２．Ｆ３．Ｆ４．Ｆ５・・・フリップフロップ
、Ｇｌ、Ｇ２．Ｇ３．Ｇ４．Ｇ５．Ｇ６゜Ｇ７．Ｇ８．
Ｇ９．ＧＩＯ，Ｇｌｌ・・・ダート。 特許出願人 沖電気工業株式会社 第１図 第２図 ３ 手続補正書（睦） 昭和 ５卑３°稿６ 日 特許庁長官 殿 １ 事件の表示 昭和５７年 特 許 願第２１３４１１号２ 発明の
名称 ＣＭＩ符号変換回路 ３ 補正をする者 事件との関係 特 許 出 願 人任 所
（〒１０５） 東京都港区虎ノ門１丁目７番１２号名
称（０２９） 沖電気工業株式会社代表者
取締役社長橋本南海男４代理人 住 所（〒１０５） 東京都港区虎ノ門１丁目７査１
２号「発明の詳細な説明」の欄屓び囮面咳４膓」６、補
正の内容 別紙のとおシ補正する と才１吋で〒勺６補
正の内容 （１）明細書中「特許請求の範囲」の欄を別紙のとおシ
補正する。 （２） 明細書第２頁第１３行目に「ディジタル網局
内」とあるのを「ディジタル同期網局内」と補正する。 （３）同書第３頁第５行目から第６行目に「サンプリン
グすること・・・手段が用いられてきた。」とあるのを
「サンプリングすることによって波形を整形する手段が
必要であった。」と補正する。 （４） 同書第５頁第１９行目に「本発明の第１の実
施例」とあるのを「第１の」を削除する。 （５）同書第２０行目に「・・・の−例である。図にお
いて」とあるのを「・・・の−列である。第４図におい
て」と補正する。 （６） 同書第６頁第１１行目に「Ｓ１１の立下り変
化点」とあるの１ｒｓｔ−１の立上り変化点」と補正す
る。 （７） 同書第６頁第１４行目から第１６行目に（１
） ［” １ ”が現われている・・・反転したものである
。」とあるのを「°“１″が現われるたびに、その状態
を交互に反転する。」と補正する。 （８） 同書第９頁第１６行目にｒ ｔｔ ＯＩＩに
対応する」とあるのをｒ ＋＋ １ ＋＋に対応する」
と補正する。 （９） 同書第９頁第２０行目に「この信号Ｓ１７が
入力される場合には、」とあるのを削除する。 ００） 同書第１０頁第１行目に「ケゝ−トＧＩＯか
らは出力が」とあるのを「グリッチ出力が」と補正する
。 ０１）第４図を別紙のとおシ補正する。 （２） 別紙 ２、特許請求の範囲 ｆｏビット／秒の速度を有するバイナリ２値符号を、対
応するｆ ｏＨｚのクロック信号に基づいて、ＣＭ■符
号に変換するＣＭＩ符号変換回路において、バイナリ信
号が論理ＩＩ ＯＩＩのときクロック信号を出力する第
１の手段と、前記バイナリ信号が論理Ｉｔ １１１のと
きその出力論理を反転する第２の手段と、前記第２の手
段の出力が論理″１″′からＩｔ ＯＩＩへ遷移する時
刻とバイナリ信号が論理″０″′からｔｔ Ｉ ｎへ遷
移する時刻との一致時刻全検出する第３の手段と、前記
第２の手段の出力が論理ＩＩ ＯＩＩから論理ｔｔ １
ｎへ遷移する時刻とバイナリ信号が論理パ０″′から
論理ｔＬ Ｉ ＩＩへ遷移する時刻との一致時刻を検出
する第４の手段と、バイナリ信号と第２の手段の出力と
の論理積が前記第３の手段で検出した一致時刻において
出力を禁止される第５の手段と、前記第１の手段と第４
の手段及び第５の手段の各出力の論理和を作る第６の手
段とからなることを特徴とするＣＭＩ符号変換回路。
図は第１図のＣＭＩ合成器の回路図、第３図は第２図の
ＣＭＩ合成器の動作タイムチャート、第４図は本発明の
一実施例の回路図、第５図は第４図の動作タイムチャー
トである。 Ｆｌ、Ｆ２．Ｆ３．Ｆ４．Ｆ５・・・フリップフロップ
、Ｇｌ、Ｇ２．Ｇ３．Ｇ４．Ｇ５．Ｇ６゜Ｇ７．Ｇ８．
Ｇ９．ＧＩＯ，Ｇｌｌ・・・ダート。 特許出願人 沖電気工業株式会社 第１図 第２図 ３ 手続補正書（睦） 昭和 ５卑３°稿６ 日 特許庁長官 殿 １ 事件の表示 昭和５７年 特 許 願第２１３４１１号２ 発明の
名称 ＣＭＩ符号変換回路 ３ 補正をする者 事件との関係 特 許 出 願 人任 所
（〒１０５） 東京都港区虎ノ門１丁目７番１２号名
称（０２９） 沖電気工業株式会社代表者
取締役社長橋本南海男４代理人 住 所（〒１０５） 東京都港区虎ノ門１丁目７査１
２号「発明の詳細な説明」の欄屓び囮面咳４膓」６、補
正の内容 別紙のとおシ補正する と才１吋で〒勺６補
正の内容 （１）明細書中「特許請求の範囲」の欄を別紙のとおシ
補正する。 （２） 明細書第２頁第１３行目に「ディジタル網局
内」とあるのを「ディジタル同期網局内」と補正する。 （３）同書第３頁第５行目から第６行目に「サンプリン
グすること・・・手段が用いられてきた。」とあるのを
「サンプリングすることによって波形を整形する手段が
必要であった。」と補正する。 （４） 同書第５頁第１９行目に「本発明の第１の実
施例」とあるのを「第１の」を削除する。 （５）同書第２０行目に「・・・の−例である。図にお
いて」とあるのを「・・・の−列である。第４図におい
て」と補正する。 （６） 同書第６頁第１１行目に「Ｓ１１の立下り変
化点」とあるの１ｒｓｔ−１の立上り変化点」と補正す
る。 （７） 同書第６頁第１４行目から第１６行目に（１
） ［” １ ”が現われている・・・反転したものである
。」とあるのを「°“１″が現われるたびに、その状態
を交互に反転する。」と補正する。 （８） 同書第９頁第１６行目にｒ ｔｔ ＯＩＩに
対応する」とあるのをｒ ＋＋ １ ＋＋に対応する」
と補正する。 （９） 同書第９頁第２０行目に「この信号Ｓ１７が
入力される場合には、」とあるのを削除する。 ００） 同書第１０頁第１行目に「ケゝ−トＧＩＯか
らは出力が」とあるのを「グリッチ出力が」と補正する
。 ０１）第４図を別紙のとおシ補正する。 （２） 別紙 ２、特許請求の範囲 ｆｏビット／秒の速度を有するバイナリ２値符号を、対
応するｆ ｏＨｚのクロック信号に基づいて、ＣＭ■符
号に変換するＣＭＩ符号変換回路において、バイナリ信
号が論理ＩＩ ＯＩＩのときクロック信号を出力する第
１の手段と、前記バイナリ信号が論理Ｉｔ １１１のと
きその出力論理を反転する第２の手段と、前記第２の手
段の出力が論理″１″′からＩｔ ＯＩＩへ遷移する時
刻とバイナリ信号が論理″０″′からｔｔ Ｉ ｎへ遷
移する時刻との一致時刻全検出する第３の手段と、前記
第２の手段の出力が論理ＩＩ ＯＩＩから論理ｔｔ １
ｎへ遷移する時刻とバイナリ信号が論理パ０″′から
論理ｔＬ Ｉ ＩＩへ遷移する時刻との一致時刻を検出
する第４の手段と、バイナリ信号と第２の手段の出力と
の論理積が前記第３の手段で検出した一致時刻において
出力を禁止される第５の手段と、前記第１の手段と第４
の手段及び第５の手段の各出力の論理和を作る第６の手
段とからなることを特徴とするＣＭＩ符号変換回路。
Claims (1)
- ｆａビット／秒の速度を有するバイナリ２値符号を、対
応するｆｏＨ２のクロック信号に基づいて、ＣＭＩ符号
に変換するＣＭＩ符号変換回路において、バイナリ信号
が論理１１０ ＩＩのときクロック信号を出力する第１
の手段と、前記バイナリ信号が論理″１″′のときクロ
ック信号によシ１ビットの状態を交互に変化した信号を
出力する第２の手段と、前記第２の手段の出力が論理°
゛１′″からパ０′″へ遷移する時刻とバイナリ信号が
論理”０″から“１″へ遷移する時刻との一致時刻を検
出する第３の手段と、前記第２の手段の出力の論理”０
′″から論理″１″′へ遷移する時刻とバイナリ信号が
論理゛′０”から論理″１″′へ遷移する時刻との一致
時刻を検出する第４の手段と、バイナリ信号と第２の手
段の出力との論理積が前記第３の手段で検出した一致時
刻において出力を禁止される第５の手段と、前記第１の
手段と第４の手段及び第５の手段の各出方の論理和を作
る第６の手段とからなることを特徴とするＣＭＩ符号変
換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21341182A JPS59104846A (ja) | 1982-12-07 | 1982-12-07 | Ｃｍｉ符号変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21341182A JPS59104846A (ja) | 1982-12-07 | 1982-12-07 | Ｃｍｉ符号変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59104846A true JPS59104846A (ja) | 1984-06-16 |
| JPH0119785B2 JPH0119785B2 (ja) | 1989-04-13 |
Family
ID=16638780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21341182A Granted JPS59104846A (ja) | 1982-12-07 | 1982-12-07 | Ｃｍｉ符号変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59104846A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6411421A (en) * | 1987-07-03 | 1989-01-17 | Fujitsu Ltd | Code converting circuit |
-
1982
- 1982-12-07 JP JP21341182A patent/JPS59104846A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6411421A (en) * | 1987-07-03 | 1989-01-17 | Fujitsu Ltd | Code converting circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0119785B2 (ja) | 1989-04-13 |
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