JPH03271947A - スキャンフリップフロップ - Google Patents
スキャンフリップフロップInfo
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- JPH03271947A JPH03271947A JP2072359A JP7235990A JPH03271947A JP H03271947 A JPH03271947 A JP H03271947A JP 2072359 A JP2072359 A JP 2072359A JP 7235990 A JP7235990 A JP 7235990A JP H03271947 A JPH03271947 A JP H03271947A
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- JP
- Japan
- Prior art keywords
- clock
- flop
- scan
- gate
- terminal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
シリアルスキャン方式試験容易化回路を備えた論理集積
回路に用いられるスキャンフリップフロップに関し、 ゲートを介し記憶素子の入力端子に接続された２つのデ
ータ入力端子間が短絡しないようにすることを目的とし
、 第１データ入力端子が、第１クロックで開閉される第１
ゲートを介して記憶素子の入力端子に接続され、第２デ
ータ入力端子が、第２クロックで開閉される第２ゲート
を介して該記憶素子入力端子に接続されたスキャンフリ
ップフロップにおいて、該第１及び第２のクロックが供
給され、該両クロックの一方がアクティブのときには他
方のクロックをノンアクティブにするインタロック回路
を設け、該インタロック回路を介して、該第１クロック
を該第１ゲートの該制御端子へ供給しまたは該第２クロ
ックを該第２ゲートの該制御端子へ供給するように構成
する。
回路に用いられるスキャンフリップフロップに関し、 ゲートを介し記憶素子の入力端子に接続された２つのデ
ータ入力端子間が短絡しないようにすることを目的とし
、 第１データ入力端子が、第１クロックで開閉される第１
ゲートを介して記憶素子の入力端子に接続され、第２デ
ータ入力端子が、第２クロックで開閉される第２ゲート
を介して該記憶素子入力端子に接続されたスキャンフリ
ップフロップにおいて、該第１及び第２のクロックが供
給され、該両クロックの一方がアクティブのときには他
方のクロックをノンアクティブにするインタロック回路
を設け、該インタロック回路を介して、該第１クロック
を該第１ゲートの該制御端子へ供給しまたは該第２クロ
ックを該第２ゲートの該制御端子へ供給するように構成
する。
本発明は、シリアルスキャン方式試験容易化回路を備え
た論理集積回路に用いられるスキャンフリップフロップ
に関する。
た論理集積回路に用いられるスキャンフリップフロップ
に関する。
第５図はこのスキャンフリップフロップを用いた論理Ｌ
Ｓ Ｉ １０の構成を簡単化して示す。 図中、ＤＩｌ〜ＤＩ５はデータ入力端子であり、ＤＯＩ
〜ＤＯ５はデータ出力端子であり、Ｓｌはスキャンイン
端子、ＳＯはスキャンアウト端子である。論理ＬＳＩｌ
０は、組合せ回路１１，１２及び順序回路を構成するた
めのスキャンフリップフロップ２１〜２８を備えている
。これらスキャンフリップフロップ２１〜２−８は、ノ
ーマルモードの場合にはＤフリップフロップとして機能
し、シリアルスキャンモードの場合には縦続接続された
シフトレジスタとして機能する。 第６図はこのスキャンフリップフロップの構成を示す。 以下、簡単化の為に、回路の端子記号とその端子の入出
力信号の記号とを同一にする。 ノーマルモードの場合には、スキャンクロツタＡＣＫが
低レベルにされてトランスミッションゲート６１が常時
閉じられ、インヒビット信号ＩＨが低レベルにされてノ
アゲート７０が常時開かれ、通常のビットデータＤＩＮ
がインバータ５０及びトランスミッションゲート６０を
介してマスタフリップフロップ４２に読み込まれ保持さ
れる。 シリアルスキャンモードの場合には、インヒビット信号
ＩＨが高レベルにされてノアゲー）ＴＯが常時閉じられ
、これによりトランスミッションゲート６０が常時オフ
状態にされ、シリアルテストデータＳＩＮがインバータ
５１及びトランスミッションゲート６１を介してマスタ
フリップフロップ４２に読み込まれ保持される。 したがって、上記両モードでは、データイン端子ＤＩＮ
とスキャンイン端子ＳＩＮとが短絡することはない。 一方、潜在欠陥のあるデバイスを排除するために、論理
ＬＳＩｌ０に対し出荷前に高温下でバーンイン試験が行
なわれる。
Ｓ Ｉ １０の構成を簡単化して示す。 図中、ＤＩｌ〜ＤＩ５はデータ入力端子であり、ＤＯＩ
〜ＤＯ５はデータ出力端子であり、Ｓｌはスキャンイン
端子、ＳＯはスキャンアウト端子である。論理ＬＳＩｌ
０は、組合せ回路１１，１２及び順序回路を構成するた
めのスキャンフリップフロップ２１〜２８を備えている
。これらスキャンフリップフロップ２１〜２−８は、ノ
ーマルモードの場合にはＤフリップフロップとして機能
し、シリアルスキャンモードの場合には縦続接続された
シフトレジスタとして機能する。 第６図はこのスキャンフリップフロップの構成を示す。 以下、簡単化の為に、回路の端子記号とその端子の入出
力信号の記号とを同一にする。 ノーマルモードの場合には、スキャンクロツタＡＣＫが
低レベルにされてトランスミッションゲート６１が常時
閉じられ、インヒビット信号ＩＨが低レベルにされてノ
アゲート７０が常時開かれ、通常のビットデータＤＩＮ
がインバータ５０及びトランスミッションゲート６０を
介してマスタフリップフロップ４２に読み込まれ保持さ
れる。 シリアルスキャンモードの場合には、インヒビット信号
ＩＨが高レベルにされてノアゲー）ＴＯが常時閉じられ
、これによりトランスミッションゲート６０が常時オフ
状態にされ、シリアルテストデータＳＩＮがインバータ
５１及びトランスミッションゲート６１を介してマスタ
フリップフロップ４２に読み込まれ保持される。 したがって、上記両モードでは、データイン端子ＤＩＮ
とスキャンイン端子ＳＩＮとが短絡することはない。 一方、潜在欠陥のあるデバイスを排除するために、論理
ＬＳＩｌ０に対し出荷前に高温下でバーンイン試験が行
なわれる。
しかし、このバーンイン試験では、各種デバイスに対し
同時に共通のデータを供給する場合があり、この場合、
各入力端子に高レベル／低レベルのデータを交互に供給
するため、第７図（Ａ）〜（Ｅ）に示す如くなる場合が
ある。すなわち、インヒビット信号ＩＨが低レベルの状
態で、スキャンクロックＡＣＫが高レベル、クロックＧ
Ｋが低レベルになる場合がある。このため、クロックＣ
ＬＫが低レベルになって、Ｆランスミッションゲート６
０及び６１が共にオン状態になり、データイン端子ＤＩ
Ｎとスキャンイン端子ＳＩＮとが短絡（データ衝突）し
、データイン端子ＤＩＮとスキャンイン端子ＳＩＮのレ
ベルが逆の場合には、高温下でこの間に比較的大きな電
流が流れ、記憶ｗ＆４０を破壊して、潜在欠陥のないも
のを欠陥品にしてしまうことがあった。 本発明の目的はこのような問題点に鑑み、ゲートを介し
記憶素子の入力端子に接続された２つのデータ入力端子
間が短絡することがないスキャンフリップフロップを提
供することにある。
同時に共通のデータを供給する場合があり、この場合、
各入力端子に高レベル／低レベルのデータを交互に供給
するため、第７図（Ａ）〜（Ｅ）に示す如くなる場合が
ある。すなわち、インヒビット信号ＩＨが低レベルの状
態で、スキャンクロックＡＣＫが高レベル、クロックＧ
Ｋが低レベルになる場合がある。このため、クロックＣ
ＬＫが低レベルになって、Ｆランスミッションゲート６
０及び６１が共にオン状態になり、データイン端子ＤＩ
Ｎとスキャンイン端子ＳＩＮとが短絡（データ衝突）し
、データイン端子ＤＩＮとスキャンイン端子ＳＩＮのレ
ベルが逆の場合には、高温下でこの間に比較的大きな電
流が流れ、記憶ｗ＆４０を破壊して、潜在欠陥のないも
のを欠陥品にしてしまうことがあった。 本発明の目的はこのような問題点に鑑み、ゲートを介し
記憶素子の入力端子に接続された２つのデータ入力端子
間が短絡することがないスキャンフリップフロップを提
供することにある。
第１図は本発明に係るスキャンフリップフロップの原理
構成を示す。 このスキャンフリップフロップは、第１データ入力端子
が、第１クロックで開閉される第１ゲート１を介して記
憶素子２０入力端子に接続され、第２データ入力端子が
、第２クロックで開閉される第２ゲート３を介して記憶
素子２０入力端子に接続されている。第１クロックまた
は第２クロックは、両クロックの一方がアクティブのと
きには他方のクロックをノンアクティブにするインタロ
ック回路４を介して、前記制御端子へ供給される。
構成を示す。 このスキャンフリップフロップは、第１データ入力端子
が、第１クロックで開閉される第１ゲート１を介して記
憶素子２０入力端子に接続され、第２データ入力端子が
、第２クロックで開閉される第２ゲート３を介して記憶
素子２０入力端子に接続されている。第１クロックまた
は第２クロックは、両クロックの一方がアクティブのと
きには他方のクロックをノンアクティブにするインタロ
ック回路４を介して、前記制御端子へ供給される。
本発明では、インタロック回路４を備えているので、第
１データ入力端子と第２データ入力端子との間が短絡す
ることがない。 したがって、バーンイン試験により、潜在欠陥のないも
のを欠陥品にしてしまうということがない。
１データ入力端子と第２データ入力端子との間が短絡す
ることがない。 したがって、バーンイン試験により、潜在欠陥のないも
のを欠陥品にしてしまうということがない。
以下、図面に基づいて本発明の一実施例を説明する。
第２図は、シリアルスキャン方式の試験回路を備えた論
理集積回路に用いられるスキャンフリップフロップを示
す。 このスキャンフリップフロップは、記憶部４０とゲート
制御部４１とからなり、１つのマクロセルを形成する。 記憶部４０は、ゲートを介して縦続接続されたマスタフ
リップフロップ４２とスレーブフリップフロップ４３と
を備えている。マスタフリップフロップ４２の入力端子
には、通常のビットデータが供給されるデータイン端子
ＤＩＮがインバータ５０及びトランスミッションゲート
６０を介して接続され、また、シリアルテストデータが
供給されるスキャンイン端子ＳＩＮがインバータ５１及
びトランスミッションゲート６１を介して接続されてい
る。マスタフリップフロップ４２は、インバータ５２．
５３、トランスミッションゲート６２及び６３がループ
状に接続され、インバータ５２がマスタフリップフロッ
プ４２０入出力端子間に配置されている。マスタフリッ
プフロップ４２の出力端子とスレーブフリップフロップ
４３の入力端子は、縦続接続されたトランスミッション
ゲート６４及び６５を介して接続されている。スレーブ
フリップフロップ４３は、インバータ５４．５５及びト
ランスミッションゲート６６がループ状に接続され、ト
ランスミッションゲート６６にトランスミッションゲー
ト６７が並列接続され、スレーブフリップフロップ４３
０入出力端子間にインバータ５４が配置されている。ス
レーブフリップフロップ４３の出力端子は、インバータ
５６を介して記憶部４０の出力端子Ｑ１こ接続されてい
る。 上記トランスミッションゲート６０〜６７は、それぞれ
１対の制御端子Ｐと制御端子Ｎとを備えており、制御端
子Ｐを高レベルにし制御端子Ｎを低レベルにすると入出
力端子間が導通状態になり、これらのレベルを逆にする
と入出力端子間が遮断状態になる。 ゲート制御部４１は、記憶部４０を通常動作させるため
のクロックＣＫが供給されるクロック端子ＣＫと、クロ
ックＣＫをノンアクティブ状態にするためのインヒビッ
ト信号ＩＨが供給されるインヒビット信号端子ＩＨと、
記憶部４０をシリアルスキャン動作させるためのスキャ
ンクロックＡＣＫ及びＢＣＫが供給されるスキャンクロ
ック端子ＡＣＫ及びＢＣＫとを備えている。クロック端
子ＣＫ、インヒビット信号端子ＩＨ及びスキャンクロッ
ク端子ＡＣＫは、ノアゲートフロ０Å力端子に接続され
ている。 ノアゲート７０の出力端子はインバータ５７の入力端子
に接続され、ノアゲート７０及びインバータ５７の出力
端子は、トランスミッションゲート６０の制御端子Ｐ、
Ｎ、）ランスミッションゲート６３の制御端子ＮＳＰ、
）ランスミッションゲート６５の制御端子Ｎ％Ｐ及びト
ランスミッションゲート６′６０制御端子ＰＳＮに接続
されている。スキャンクロックＡＣＫはインバータ５８
の入力端子に接続され、スキャンクロックＡＣＫ及びイ
ンバータ５８の出力端子は、トランスミッションゲート
６１の制御端子Ｐ、Ｎ及びトランスミッションゲート６
２の制御端子Ｎ１Ｐに接続されている。また、スキャン
クロツタＢＣＫはインバータ５９の入力端子に接続され
、スキャンクロックＢＣＫ及びインバータ５９の出力端
子は、トランスミッションゲート６４の制御端子Ｎ％Ｐ
及びトランスミッションゲート６７の制御端子Ｐ、Ｎに
接続されている。 次に、上記の如く構成された本実施例の動作を説明する
。 （１）ノーマルモードの場合 第３図はノーマルモードの場合のタイミングチヤードで
ある。このモードでは、インヒビット信号ＩＨは常時低
レベルであり、ノアゲート７０が開かれてクロックＧＫ
はノアゲート７０を通る。 また、同図（Ｃ）及び（Ｄ）に示す如く、スキャンクロ
ックＡＣＫ及びＢＣＫは常時低レベルであす、トランス
ミッションゲー）６１及び６７は常時オフ状態になり、
トランスミッションゲート６２及び６４は常時オン状態
になる。したがって、データイン端子ＤＩＮとスキャン
イン端子ＳＩＮは短絡することがない。 インバータ５７の出力であるクロックＣＬＫが高レベル
から低レベルに遷移すると、トランスミッションゲート
６０及び６６がオン状態からオフ状態、トランスミッシ
ョンゲート６３及び６５がオフ状態からオン状態になっ
て、ビットデータＤＩＮがマスタフリップフロップ４２
に保持され、スレーブフリップフロップ４３に伝達され
る。次にクロックＣＬＫが高レベルになると、トランス
ミッションゲート６０及び６６がオン状態、トランスミ
ッションゲート６３及び６５がオフ状態になって、マス
タフリップフロップ４２から伝達されたデータがスレー
ブフリップフロップ４３に保持され、マスタフリップフ
ロップ４２はビットデータＤＩＮの読込状態になる。 したがって、マスタフリップフロップ４２及びスレーブ
フリップフロップ４３の対応する内容は、第３図斜線で
示す区間となる。 （２）シリアルスキャンモードの場合 第３図はシリアルスキャンモードの場合のタイミングチ
ャートである。このモードでは、インヒビット信号ＩＨ
は常時高レベルであり、ノアゲート７０が閉じられ、同
図（Ｂ）に示す如く、クロックＣＬＫも常時高レベルに
なる。したがって、トランスミッションゲート６０及び
６６は常時オフ状態になり、トランスミッションゲート
６３及び６５は常時オン状態になる。この状態では、デ
ータイン端子ＤＩＮとスキャンイン端子ＳＩＮは短絡す
ることがない。 スキャンクロックＢＣＫが低レベルから高レベルに遷移
すると、トランスミッションゲート６４がオン状態から
オフ状態、トランスミッションゲート６７がオフ状態か
らオン状態になって、マスタフリップフロップ４２の内
容がスレーブフリップフロップ４３に保持される。この
際、スキャンクロックＡＣＫは低レベルであり、トラン
スミッションゲート６１はオフ状態、トランスミッショ
ンゲート６２はオン状態になっていて、マスタフリップ
フロップ４２は保持状態である。 次にスキャンクロックＡＣＫが高レベルになると、トラ
ンスミッションゲー）６１はオン状態、トランスミッシ
ョンゲート６２はオフ状態になり、マスタフリップフロ
ップ４２はシリアルテストデータＳＩＮの読込状態にな
る。すなわちスレーブフリップフロップ４３の内容が不
図示の次段のマスタフリップフロップに読み込まれる。 次にスキャンクロックＡＣＫが低レベルになり、マスタ
フリップフロップ４２は保持状態になる。 すなわちスレーブフリップフロップ４３の内容が不図示
の次段のマスタフリップフロップに保持される。 次にスキャンクロックＢＣＫが低レベルになり、トラン
スミッションゲート６４がオン状態、トランスミッショ
ンゲート６７がオフ状態になって、マスタフリップフロ
ップ４２の内容がスレーブフリップフロップ４３に伝達
される。 したがって、マスタフリップフロップ４２及びスレーブ
フリップフロップ４３の対応する内容は、第４図斜線で
示す区間となる。 （３）バーンイン試験の場合 バーンイン試験では、各入力端子に高レベル／低レベル
のデータが交互に供給され、第６図のスキャンフリップ
フロップでは、第７図（Ａ）〜（Ｅ）に示す如くなる場
合がある。 しかし、本実施例では、スキャンブロク端子ＡＣＫをノ
アゲート７０の入力端子に接続しているので、スキャン
クロックＡＣＫが高レベルになると、クロックＣＫはノ
アゲート７０によりノンアクティブ状態にされ、クロッ
クＣＬＫは高レベルになる。したがって、トランスミッ
ションゲート６０とトランスミッションゲート６１が同
時にオン状態になることが絶対になく、高温環境下でデ
ータイン端子ＤＩＮとスキャンイン端子ＳＩＮとの間が
短絡してこの間に比較的大きな電流が流れ記憶部４０を
破壊するということがない。 この効果は、スキヤングｐり端子ＡＣＫをノアゲート７
０の入力端子に接続したという簡単な構成で得られ、ス
キャンフリップフロップの構成を特に複雑にしない。し
たがって、試験容易化回路はできるだけ小規模にすべき
であるという要請に反せず、実用性に優れている。 なお、本発明には外にも種々の変形例が含まれる。 例えば、スキャンクロックＡＣＫとクロックＣＬＫの論
理積をとったものを新たなスキャンクロックＡＣＫとす
る構成であってもよい。
理集積回路に用いられるスキャンフリップフロップを示
す。 このスキャンフリップフロップは、記憶部４０とゲート
制御部４１とからなり、１つのマクロセルを形成する。 記憶部４０は、ゲートを介して縦続接続されたマスタフ
リップフロップ４２とスレーブフリップフロップ４３と
を備えている。マスタフリップフロップ４２の入力端子
には、通常のビットデータが供給されるデータイン端子
ＤＩＮがインバータ５０及びトランスミッションゲート
６０を介して接続され、また、シリアルテストデータが
供給されるスキャンイン端子ＳＩＮがインバータ５１及
びトランスミッションゲート６１を介して接続されてい
る。マスタフリップフロップ４２は、インバータ５２．
５３、トランスミッションゲート６２及び６３がループ
状に接続され、インバータ５２がマスタフリップフロッ
プ４２０入出力端子間に配置されている。マスタフリッ
プフロップ４２の出力端子とスレーブフリップフロップ
４３の入力端子は、縦続接続されたトランスミッション
ゲート６４及び６５を介して接続されている。スレーブ
フリップフロップ４３は、インバータ５４．５５及びト
ランスミッションゲート６６がループ状に接続され、ト
ランスミッションゲート６６にトランスミッションゲー
ト６７が並列接続され、スレーブフリップフロップ４３
０入出力端子間にインバータ５４が配置されている。ス
レーブフリップフロップ４３の出力端子は、インバータ
５６を介して記憶部４０の出力端子Ｑ１こ接続されてい
る。 上記トランスミッションゲート６０〜６７は、それぞれ
１対の制御端子Ｐと制御端子Ｎとを備えており、制御端
子Ｐを高レベルにし制御端子Ｎを低レベルにすると入出
力端子間が導通状態になり、これらのレベルを逆にする
と入出力端子間が遮断状態になる。 ゲート制御部４１は、記憶部４０を通常動作させるため
のクロックＣＫが供給されるクロック端子ＣＫと、クロ
ックＣＫをノンアクティブ状態にするためのインヒビッ
ト信号ＩＨが供給されるインヒビット信号端子ＩＨと、
記憶部４０をシリアルスキャン動作させるためのスキャ
ンクロックＡＣＫ及びＢＣＫが供給されるスキャンクロ
ック端子ＡＣＫ及びＢＣＫとを備えている。クロック端
子ＣＫ、インヒビット信号端子ＩＨ及びスキャンクロッ
ク端子ＡＣＫは、ノアゲートフロ０Å力端子に接続され
ている。 ノアゲート７０の出力端子はインバータ５７の入力端子
に接続され、ノアゲート７０及びインバータ５７の出力
端子は、トランスミッションゲート６０の制御端子Ｐ、
Ｎ、）ランスミッションゲート６３の制御端子ＮＳＰ、
）ランスミッションゲート６５の制御端子Ｎ％Ｐ及びト
ランスミッションゲート６′６０制御端子ＰＳＮに接続
されている。スキャンクロックＡＣＫはインバータ５８
の入力端子に接続され、スキャンクロックＡＣＫ及びイ
ンバータ５８の出力端子は、トランスミッションゲート
６１の制御端子Ｐ、Ｎ及びトランスミッションゲート６
２の制御端子Ｎ１Ｐに接続されている。また、スキャン
クロツタＢＣＫはインバータ５９の入力端子に接続され
、スキャンクロックＢＣＫ及びインバータ５９の出力端
子は、トランスミッションゲート６４の制御端子Ｎ％Ｐ
及びトランスミッションゲート６７の制御端子Ｐ、Ｎに
接続されている。 次に、上記の如く構成された本実施例の動作を説明する
。 （１）ノーマルモードの場合 第３図はノーマルモードの場合のタイミングチヤードで
ある。このモードでは、インヒビット信号ＩＨは常時低
レベルであり、ノアゲート７０が開かれてクロックＧＫ
はノアゲート７０を通る。 また、同図（Ｃ）及び（Ｄ）に示す如く、スキャンクロ
ックＡＣＫ及びＢＣＫは常時低レベルであす、トランス
ミッションゲー）６１及び６７は常時オフ状態になり、
トランスミッションゲート６２及び６４は常時オン状態
になる。したがって、データイン端子ＤＩＮとスキャン
イン端子ＳＩＮは短絡することがない。 インバータ５７の出力であるクロックＣＬＫが高レベル
から低レベルに遷移すると、トランスミッションゲート
６０及び６６がオン状態からオフ状態、トランスミッシ
ョンゲート６３及び６５がオフ状態からオン状態になっ
て、ビットデータＤＩＮがマスタフリップフロップ４２
に保持され、スレーブフリップフロップ４３に伝達され
る。次にクロックＣＬＫが高レベルになると、トランス
ミッションゲート６０及び６６がオン状態、トランスミ
ッションゲート６３及び６５がオフ状態になって、マス
タフリップフロップ４２から伝達されたデータがスレー
ブフリップフロップ４３に保持され、マスタフリップフ
ロップ４２はビットデータＤＩＮの読込状態になる。 したがって、マスタフリップフロップ４２及びスレーブ
フリップフロップ４３の対応する内容は、第３図斜線で
示す区間となる。 （２）シリアルスキャンモードの場合 第３図はシリアルスキャンモードの場合のタイミングチ
ャートである。このモードでは、インヒビット信号ＩＨ
は常時高レベルであり、ノアゲート７０が閉じられ、同
図（Ｂ）に示す如く、クロックＣＬＫも常時高レベルに
なる。したがって、トランスミッションゲート６０及び
６６は常時オフ状態になり、トランスミッションゲート
６３及び６５は常時オン状態になる。この状態では、デ
ータイン端子ＤＩＮとスキャンイン端子ＳＩＮは短絡す
ることがない。 スキャンクロックＢＣＫが低レベルから高レベルに遷移
すると、トランスミッションゲート６４がオン状態から
オフ状態、トランスミッションゲート６７がオフ状態か
らオン状態になって、マスタフリップフロップ４２の内
容がスレーブフリップフロップ４３に保持される。この
際、スキャンクロックＡＣＫは低レベルであり、トラン
スミッションゲート６１はオフ状態、トランスミッショ
ンゲート６２はオン状態になっていて、マスタフリップ
フロップ４２は保持状態である。 次にスキャンクロックＡＣＫが高レベルになると、トラ
ンスミッションゲー）６１はオン状態、トランスミッシ
ョンゲート６２はオフ状態になり、マスタフリップフロ
ップ４２はシリアルテストデータＳＩＮの読込状態にな
る。すなわちスレーブフリップフロップ４３の内容が不
図示の次段のマスタフリップフロップに読み込まれる。 次にスキャンクロックＡＣＫが低レベルになり、マスタ
フリップフロップ４２は保持状態になる。 すなわちスレーブフリップフロップ４３の内容が不図示
の次段のマスタフリップフロップに保持される。 次にスキャンクロックＢＣＫが低レベルになり、トラン
スミッションゲート６４がオン状態、トランスミッショ
ンゲート６７がオフ状態になって、マスタフリップフロ
ップ４２の内容がスレーブフリップフロップ４３に伝達
される。 したがって、マスタフリップフロップ４２及びスレーブ
フリップフロップ４３の対応する内容は、第４図斜線で
示す区間となる。 （３）バーンイン試験の場合 バーンイン試験では、各入力端子に高レベル／低レベル
のデータが交互に供給され、第６図のスキャンフリップ
フロップでは、第７図（Ａ）〜（Ｅ）に示す如くなる場
合がある。 しかし、本実施例では、スキャンブロク端子ＡＣＫをノ
アゲート７０の入力端子に接続しているので、スキャン
クロックＡＣＫが高レベルになると、クロックＣＫはノ
アゲート７０によりノンアクティブ状態にされ、クロッ
クＣＬＫは高レベルになる。したがって、トランスミッ
ションゲート６０とトランスミッションゲート６１が同
時にオン状態になることが絶対になく、高温環境下でデ
ータイン端子ＤＩＮとスキャンイン端子ＳＩＮとの間が
短絡してこの間に比較的大きな電流が流れ記憶部４０を
破壊するということがない。 この効果は、スキヤングｐり端子ＡＣＫをノアゲート７
０の入力端子に接続したという簡単な構成で得られ、ス
キャンフリップフロップの構成を特に複雑にしない。し
たがって、試験容易化回路はできるだけ小規模にすべき
であるという要請に反せず、実用性に優れている。 なお、本発明には外にも種々の変形例が含まれる。 例えば、スキャンクロックＡＣＫとクロックＣＬＫの論
理積をとったものを新たなスキャンクロックＡＣＫとす
る構成であってもよい。
以上説明した如く、本発明に係るスキャンフリップフロ
ップでは、インタロック回路を備えているので、第１デ
ータ入力端子と第２データ入力端子との間が短絡するこ
とがなく、したがって、バーンイン試験により潜在欠陥
のないものを欠陥品にしてしまうということがないとい
う効果を奏する。
ップでは、インタロック回路を備えているので、第１デ
ータ入力端子と第２データ入力端子との間が短絡するこ
とがなく、したがって、バーンイン試験により潜在欠陥
のないものを欠陥品にしてしまうということがないとい
う効果を奏する。
第１図は本発明に係るスキャンフリップフロップの原理
構成を示すブロック図である。 第２図乃至第４図は本発明の一実施例に係り、第２図は
スキャンフリップフロップの回路図、第３図はノーマル
モードの場合のタイミングチャート、 第４図はスキャンモードの場合のタイミングチャートで
ある。 第５図乃至第７図は従来例に係り、 第５図はスキャンフリップフロップが適用された論理Ｌ
ＳＩのブロック図、 第６図はスキャンフリップフロップの回路図、第７図は
バーンイン試験においてデータ衝突が生じる場合のタイ
ミングチャートである。 図中、 ２１〜２８はスキャンフリップフロップ４０は記憶部４
０ ４１はゲート制御部 ４２はマスタフリップフロップ ４３はスレーブフリップフロップ ６０〜６７はトランスミッションゲート第１図 第４図 ノーマルモード 第３図 論理ＬＳＩ 第５図 （Ａ）インヒビット信号ＩＨ 低レベル （Ｅ）シリアルテストデータ ＩＮ 高レベル バーンイン試験によりデータ衝突が生ずる場合第７図
構成を示すブロック図である。 第２図乃至第４図は本発明の一実施例に係り、第２図は
スキャンフリップフロップの回路図、第３図はノーマル
モードの場合のタイミングチャート、 第４図はスキャンモードの場合のタイミングチャートで
ある。 第５図乃至第７図は従来例に係り、 第５図はスキャンフリップフロップが適用された論理Ｌ
ＳＩのブロック図、 第６図はスキャンフリップフロップの回路図、第７図は
バーンイン試験においてデータ衝突が生じる場合のタイ
ミングチャートである。 図中、 ２１〜２８はスキャンフリップフロップ４０は記憶部４
０ ４１はゲート制御部 ４２はマスタフリップフロップ ４３はスレーブフリップフロップ ６０〜６７はトランスミッションゲート第１図 第４図 ノーマルモード 第３図 論理ＬＳＩ 第５図 （Ａ）インヒビット信号ＩＨ 低レベル （Ｅ）シリアルテストデータ ＩＮ 高レベル バーンイン試験によりデータ衝突が生ずる場合第７図
Claims (1)
- 【特許請求の範囲】 第１データ入力端子が、第１クロックで開閉される第１
ゲート（１）を介して記憶素子（２）の入力端子に接続
され、第２データ入力端子が、第２クロックで開閉され
る第２ゲート（３）を介して該記憶素子入力端子に接続
されたスキャンフリップフロップにおいて、 該第１及び第２のクロックが供給され、該両クロックの
一方がアクティブのときには他方のクロックをノンアク
ティブにするインタロック回路（４）を設け、該インタ
ロック回路を介して、該第１クロックを該第１ゲートの
該制御端子へ供給しまたは該第２クロックを該第２ゲー
トの該制御端子へ供給することを特徴とするスキャンフ
リップフロップ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2072359A JPH03271947A (ja) | 1990-03-20 | 1990-03-20 | スキャンフリップフロップ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2072359A JPH03271947A (ja) | 1990-03-20 | 1990-03-20 | スキャンフリップフロップ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03271947A true JPH03271947A (ja) | 1991-12-03 |
Family
ID=13487042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2072359A Pending JPH03271947A (ja) | 1990-03-20 | 1990-03-20 | スキャンフリップフロップ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03271947A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07182201A (ja) * | 1993-12-24 | 1995-07-21 | Nec Corp | 情報処理装置 |
-
1990
- 1990-03-20 JP JP2072359A patent/JPH03271947A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07182201A (ja) * | 1993-12-24 | 1995-07-21 | Nec Corp | 情報処理装置 |
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