JPH07182201A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH07182201A JPH07182201A JP5327129A JP32712993A JPH07182201A JP H07182201 A JPH07182201 A JP H07182201A JP 5327129 A JP5327129 A JP 5327129A JP 32712993 A JP32712993 A JP 32712993A JP H07182201 A JPH07182201 A JP H07182201A
- Authority
- JP
- Japan
- Prior art keywords
- flop
- output
- test
- flip
- ring oscillator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【目的】 ダイミナックＢＴ試験時に、チップ内に配置
されたブロックの動作率を向上させ、実動作に近い状態
で試験を行うことで高品質の信頼性試験を可能にするこ
とを目的とする。 【構成】 入力端子１をハイレベルにすることでリング
オシレータ回路３を動作させ、前記リングオシレータ回
路３の出力をクロック用端子、トグルフリップフロップ
４を介してデータ用端子とする半導体チップ内に存在す
るすべてのスキャン用フリップフロップを動作させ、さ
らにそれぞれのスキャン用フリップフロップの出力に接
続した論理回路の動作を可能にする回路構成である。前
記回路構成によりダイミナックＢＴ試験時、半導体チッ
プ内の動作率を高め、実使用条件に近い状態で高品質の
信頼性試験を可能にする。
されたブロックの動作率を向上させ、実動作に近い状態
で試験を行うことで高品質の信頼性試験を可能にするこ
とを目的とする。 【構成】 入力端子１をハイレベルにすることでリング
オシレータ回路３を動作させ、前記リングオシレータ回
路３の出力をクロック用端子、トグルフリップフロップ
４を介してデータ用端子とする半導体チップ内に存在す
るすべてのスキャン用フリップフロップを動作させ、さ
らにそれぞれのスキャン用フリップフロップの出力に接
続した論理回路の動作を可能にする回路構成である。前
記回路構成によりダイミナックＢＴ試験時、半導体チッ
プ内の動作率を高め、実使用条件に近い状態で高品質の
信頼性試験を可能にする。
Description
【０００１】
【産業上の利用分野】本発明は、情報処理装置に関し、
特に、高品質なダイミナックＢＴが可能となる情報処理
装置に関する。
特に、高品質なダイミナックＢＴが可能となる情報処理
装置に関する。
【０００２】
【従来の技術】情報処理装置の初期故障検出を確実に実
施するため、ＢＴ試験中にデバイスの一部を動作させ、
実使用に近い状態でＢＴを行う手法（ダイミナックＢＴ
試験）が存在する。
施するため、ＢＴ試験中にデバイスの一部を動作させ、
実使用に近い状態でＢＴを行う手法（ダイミナックＢＴ
試験）が存在する。
【０００３】従来技術の実施例を図３に示す。情報処理
装置において、入力端子Ａに接続されたバッファ２はグ
ランドに接続した抵抗素子を内蔵しており、入力端子Ａ
がオープン或はロウレベルである時は必らずロウレベル
をリングオシレータ回路３へ出力している。
装置において、入力端子Ａに接続されたバッファ２はグ
ランドに接続した抵抗素子を内蔵しており、入力端子Ａ
がオープン或はロウレベルである時は必らずロウレベル
をリングオシレータ回路３へ出力している。
【０００４】リングオシレータ回路３は、前段の抵抗付
バッファ２からロウレベルが出力されている間、リング
オシレータ回路３は動作せず、ハイレベル或はロウレベ
ルの固定したレベルを出力し、次段に接続した出力バッ
ファ９に信号が伝播され、さらに出力端子Ｂ１９から出
力される。
バッファ２からロウレベルが出力されている間、リング
オシレータ回路３は動作せず、ハイレベル或はロウレベ
ルの固定したレベルを出力し、次段に接続した出力バッ
ファ９に信号が伝播され、さらに出力端子Ｂ１９から出
力される。
【０００５】ＢＴ試験時、ＢＴ試験用基板（以下ＢＴ板
とする）にこの回路を実装することで入力端子１と出力
端子１９をハイレベルに固定し、リングオシレータ回路
３にハイレベルを入力することによりリングオシレータ
回路３を動作させ、ダイミナックＢＴ試験を実施してい
る。
とする）にこの回路を実装することで入力端子１と出力
端子１９をハイレベルに固定し、リングオシレータ回路
３にハイレベルを入力することによりリングオシレータ
回路３を動作させ、ダイミナックＢＴ試験を実施してい
る。
【０００６】
【発明が解決しようとする課題】従来のダイミナックＢ
Ｔ試験方法の場合、チップ内部に配置された回路のうち
ダイミナックＢＴ試験用の専用回路（リングオシレータ
など）のみしか動作させることができず、実使用条件に
近い状態で試験が実施できないという問題があり、さら
に高品質なダイミナックＢＴ試験を実施するための専用
回路の増大は、ゲート規模増大につながるため大きな問
題となっていた。
Ｔ試験方法の場合、チップ内部に配置された回路のうち
ダイミナックＢＴ試験用の専用回路（リングオシレータ
など）のみしか動作させることができず、実使用条件に
近い状態で試験が実施できないという問題があり、さら
に高品質なダイミナックＢＴ試験を実施するための専用
回路の増大は、ゲート規模増大につながるため大きな問
題となっていた。
【０００７】
【課題を解決するための手段】本発明の情報処理装置
は、半導体チップ内に配置されたスキャンパス用フリッ
プフロップ、前記スキャンパス用フリップフロップの出
力と接続した論理回路及びリングオシレータ回路を備え
ている。
は、半導体チップ内に配置されたスキャンパス用フリッ
プフロップ、前記スキャンパス用フリップフロップの出
力と接続した論理回路及びリングオシレータ回路を備え
ている。
【０００８】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の実施例である。入力端子１より抵抗
付バッファ２を介して信号が接続しているリングオシレ
ータ回路３の出力は、トグルフリップフロップ４とイン
バータ５を介してマルチプレクサ２１の入力端子に接続
されている。マルチプレクサ２１の入力端子は、他にス
キャンパス用クロック端子とセレクト用端子として抵抗
付バッファ２と接続する。マルチプレクサ２０は、スキ
ャンパス用データ端子とトグルフリップフロップ４を入
力し、さらにセレクト用端子として抵抗付バッファ２と
接続する。
る。図１は本発明の実施例である。入力端子１より抵抗
付バッファ２を介して信号が接続しているリングオシレ
ータ回路３の出力は、トグルフリップフロップ４とイン
バータ５を介してマルチプレクサ２１の入力端子に接続
されている。マルチプレクサ２１の入力端子は、他にス
キャンパス用クロック端子とセレクト用端子として抵抗
付バッファ２と接続する。マルチプレクサ２０は、スキ
ャンパス用データ端子とトグルフリップフロップ４を入
力し、さらにセレクト用端子として抵抗付バッファ２と
接続する。
【０００９】スキャン用フリップフロップ６は、データ
用端子としてマルチプレクサ２０の出力を、クロック用
端子としてマルチプレクサ２１の出力が接続している。
前記スキャン用フリップフロップ６の出力は、マルチプ
レクサ２１の出力をクロック用端子とするスキャン用フ
リップフロップ７のデータ用端子と入力端子１２，１３
を有する論理回路１０へ接続する。論理回路１１はスキ
ャン用フリップフロップ７、論理回路１０、入力端子１
６と接続され、さらに出力端子１７，１８を有してい
る。スキャン用フリップフロップ８はスキャン用フリッ
プフロップ７の出力をデータ用端子として、マルチプレ
クサ２１の出力はクロック用端子としてそれぞれ接続さ
れ、出力端子は出力バッファ９を介して出力端子１９に
接続されている。
用端子としてマルチプレクサ２０の出力を、クロック用
端子としてマルチプレクサ２１の出力が接続している。
前記スキャン用フリップフロップ６の出力は、マルチプ
レクサ２１の出力をクロック用端子とするスキャン用フ
リップフロップ７のデータ用端子と入力端子１２，１３
を有する論理回路１０へ接続する。論理回路１１はスキ
ャン用フリップフロップ７、論理回路１０、入力端子１
６と接続され、さらに出力端子１７，１８を有してい
る。スキャン用フリップフロップ８はスキャン用フリッ
プフロップ７の出力をデータ用端子として、マルチプレ
クサ２１の出力はクロック用端子としてそれぞれ接続さ
れ、出力端子は出力バッファ９を介して出力端子１９に
接続されている。
【００１０】半導体チップをＢＴ板に実装すると、入力
端子１，１２，１３，１６及び出力端子１４，１５，１
７，１８，１９がハイレベルに固定される。（図２参
照）入力端子１がハイレベルになったことでリングオシ
レータ回路３が動作し（中間ノード２２よりパルスが発
生する）、同時にマルチプレクサ２１はトグルフリップ
フロップ４の出力をセレクトし、マルチプレクサ２１は
インバータ５の出力をセレクトする。
端子１，１２，１３，１６及び出力端子１４，１５，１
７，１８，１９がハイレベルに固定される。（図２参
照）入力端子１がハイレベルになったことでリングオシ
レータ回路３が動作し（中間ノード２２よりパルスが発
生する）、同時にマルチプレクサ２１はトグルフリップ
フロップ４の出力をセレクトし、マルチプレクサ２１は
インバータ５の出力をセレクトする。
【００１１】スキャン用フリップフロップ６はリングオ
シレータ回路の出力よりインバータ５、マルチプレクサ
２１を用して伝播したクロック信号により（中間ノード
２４）、リングオシレータ回路の出力よりトグルフリッ
プフロップ４、マルチプレクサ２０を介して伝播したデ
ータ（中間ノード２３）をとり込み、論理回路１０及び
スキャン用フリップフロップ７へデータを伝播させる。
（中間ノード２５）さらにスキャン用フリップフロップ
７はクロック用端子（中間ノード２４）よりスキャン用
フリップフロップ６の出力（中間ノード２５）をとり込
み次段のスキャン用フリップフロップ８、論理回路１１
へ信号を伝播させる。（中間ノード２６）スキャン用フ
リップフロップ８はクロック端子より（中間ノード２
４）スキャン用フリップフロップ７の出力（中間ノード
２６）をとり込み出力バッファ９を介して出力端子１９
へ信号を出力する。
シレータ回路の出力よりインバータ５、マルチプレクサ
２１を用して伝播したクロック信号により（中間ノード
２４）、リングオシレータ回路の出力よりトグルフリッ
プフロップ４、マルチプレクサ２０を介して伝播したデ
ータ（中間ノード２３）をとり込み、論理回路１０及び
スキャン用フリップフロップ７へデータを伝播させる。
（中間ノード２５）さらにスキャン用フリップフロップ
７はクロック用端子（中間ノード２４）よりスキャン用
フリップフロップ６の出力（中間ノード２５）をとり込
み次段のスキャン用フリップフロップ８、論理回路１１
へ信号を伝播させる。（中間ノード２６）スキャン用フ
リップフロップ８はクロック端子より（中間ノード２
４）スキャン用フリップフロップ７の出力（中間ノード
２６）をとり込み出力バッファ９を介して出力端子１９
へ信号を出力する。
【００１２】半導体チップをＢＴ板に実装している間こ
の回路動作を行い、半導体チップ内に配置されたリング
オシレータ、スキャン用フリップフロップ、及びスキャ
ン用フリップフロップの出力と接続した論理回路の動作
を可能にする。
の回路動作を行い、半導体チップ内に配置されたリング
オシレータ、スキャン用フリップフロップ、及びスキャ
ン用フリップフロップの出力と接続した論理回路の動作
を可能にする。
【００１３】半導体チップをＢＴ板より取りはずすと、
入力端子１がロウレベルに固定され、リングオシレータ
回路３の動作が停止し、マルチプレクサ２０はスキャン
パス用データ端子２７を、マルチプレクサ２１はスキャ
ンパス用クロック端子２８をセレクトすることでダイミ
ナックＢＴ時のモードより切り換わる。
入力端子１がロウレベルに固定され、リングオシレータ
回路３の動作が停止し、マルチプレクサ２０はスキャン
パス用データ端子２７を、マルチプレクサ２１はスキャ
ンパス用クロック端子２８をセレクトすることでダイミ
ナックＢＴ時のモードより切り換わる。
【００１４】
【発明の効果】以上説明したように本発明は、半導体チ
ップ内に配置されたスキャン用フリップフロップ及びス
キャン用フリップフロップの出力を入力としている論理
回路をリングオシレータ回路を用いて動作させ、ＢＴ試
験時における内部ブロックの動作率を向上させることで
実動作に近い状態で試験を行うことが可能となり、高品
質の信頼性試験が可能になるという結果を有する。
ップ内に配置されたスキャン用フリップフロップ及びス
キャン用フリップフロップの出力を入力としている論理
回路をリングオシレータ回路を用いて動作させ、ＢＴ試
験時における内部ブロックの動作率を向上させることで
実動作に近い状態で試験を行うことが可能となり、高品
質の信頼性試験が可能になるという結果を有する。
【００１５】参考データとしてスキャン用Ｆ／Ｆを用い
た場合の動作率を以下に示す。
た場合の動作率を以下に示す。
【００１６】（論理回路が全く動作しない場合） 実使用ゲート数 ２２９４４セル スキャン用フリップフロップ １３４２５セル ダイミナックＢＴ試験中の動作率 ５８．５％ （論理回路の３０％がスキャン用フリップフロップによ
り動作すると仮定した場合） 実使用ゲート数 ２２９４４セル スキャン用フリップフロップ １３４２５セル 論理回路 ２８５６セル …（２２９４４−１３４２５）×０．３ ダイミナックＢＴ試験中の動作率 ７１．０％ …（１３４２５＋２８５６）／２２９４４×１００ （上記品種に従来技術を用いた場合） 実使用ゲート数 ２２９４４セル リングオシレータ ３００セル…
概算値 ダイミナックＢＴ試験中の動作率 １．３％
り動作すると仮定した場合） 実使用ゲート数 ２２９４４セル スキャン用フリップフロップ １３４２５セル 論理回路 ２８５６セル …（２２９４４−１３４２５）×０．３ ダイミナックＢＴ試験中の動作率 ７１．０％ …（１３４２５＋２８５６）／２２９４４×１００ （上記品種に従来技術を用いた場合） 実使用ゲート数 ２２９４４セル リングオシレータ ３００セル…
概算値 ダイミナックＢＴ試験中の動作率 １．３％
【図１】スキャンパス構成時のダイミナックＢＴ回路図
【図２】図１に示す回路構成時のタイミングチャート
【図３】従来のダイミナックＢＴ回路図
１ 入力端子 ２ 抵抗付バッファ ３ リングオシレータ回路 ４ トグルフリップフロップ ５ インバータ ６ スキャンパス用フリップフロップ ７ スキャンパス用フリップフロップ ８ スキャンパス用フリップフロップ ９ 出力バッファ １０ 論理回路 １１ 論理回路 １２ 入力端子 １３ 入力端子 １４ 出力端子 １５ 出力端子 １６ 入力端子 １７ 出力端子 １８ 出力端子 １９ 出力端子 ２０ マルチプレクサ ２１ マルチプレクサ ２２〜２６ 中間ノード ２７ スキャンパス用データ端子 ２８ スキャンパス用クロック端子
Claims (2)
- 【請求項１】 半導体チップ内に配置されたスキャンパ
ス用フリップフロップ及び前記スキャンパス用フリップ
フロップの出力と接続した論理回路をダイナミックＢＴ
試験中にリングオシレータ回路を用いて動作させること
を特徴とする情報処理装置。 - 【請求項２】 前記ダイナミックＢＴ試験中は入力端子
及び出力端子のレベルが固定されることを特徴とする請
求項１記載の情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5327129A JPH07182201A (ja) | 1993-12-24 | 1993-12-24 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5327129A JPH07182201A (ja) | 1993-12-24 | 1993-12-24 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07182201A true JPH07182201A (ja) | 1995-07-21 |
Family
ID=18195639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5327129A Pending JPH07182201A (ja) | 1993-12-24 | 1993-12-24 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07182201A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2450313A (en) * | 2006-05-22 | 2008-12-24 | Siano Mobile Silicon Ltd | Ring oscillator clock |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6315456A (ja) * | 1986-07-08 | 1988-01-22 | Fujitsu Ltd | 半導体集積回路 |
| JPH0371072A (ja) * | 1989-08-11 | 1991-03-26 | Hitachi Ltd | 論理集積回路の通電動作エージング方法 |
| JPH03271947A (ja) * | 1990-03-20 | 1991-12-03 | Fujitsu Ltd | スキャンフリップフロップ |
| JPH04172273A (ja) * | 1990-11-02 | 1992-06-19 | Mitsubishi Electric Corp | 半導体集積回路 |
-
1993
- 1993-12-24 JP JP5327129A patent/JPH07182201A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6315456A (ja) * | 1986-07-08 | 1988-01-22 | Fujitsu Ltd | 半導体集積回路 |
| JPH0371072A (ja) * | 1989-08-11 | 1991-03-26 | Hitachi Ltd | 論理集積回路の通電動作エージング方法 |
| JPH03271947A (ja) * | 1990-03-20 | 1991-12-03 | Fujitsu Ltd | スキャンフリップフロップ |
| JPH04172273A (ja) * | 1990-11-02 | 1992-06-19 | Mitsubishi Electric Corp | 半導体集積回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2450313A (en) * | 2006-05-22 | 2008-12-24 | Siano Mobile Silicon Ltd | Ring oscillator clock |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100965463B1 (ko) | 반도체 집적 회로 및 시험 방법 | |
| JPH0760400B2 (ja) | 論理回路の診断方法 | |
| JPH0572290A (ja) | 半導体集積回路 | |
| JPH06160476A (ja) | スキャンパスのテスト制御回路 | |
| JP3363691B2 (ja) | 半導体論理集積回路 | |
| JPH05264667A (ja) | テスト回路 | |
| JP3094983B2 (ja) | システムロジックのテスト回路およびテスト方法 | |
| US7089471B2 (en) | Scan testing mode control of gated clock signals for flip-flops | |
| US20050138510A1 (en) | Scan test circuit | |
| JP3116832B2 (ja) | Ｌｓｉ検査方式 | |
| JPH04361179A (ja) | 半導体集積回路装置 | |
| JP2723676B2 (ja) | 半導体集積回路 | |
| JP2943307B2 (ja) | 半導体集積回路 | |
| JP2000321331A (ja) | スキャンテスト回路及びこれを用いた半導体集積回路 | |
| JPH02290573A (ja) | 半導体集積回路 | |
| JPH0329871A (ja) | 論理集積回路 | |
| JPH07174821A (ja) | バウンダリスキャンセルおよびテスト回路の検証方法 | |
| JPH06258404A (ja) | ディジタル集積回路 | |
| JPH06300821A (ja) | コントローラ内蔵のｌｓｉ | |
| JPH0682533A (ja) | 半導体集積回路 | |
| JPH02105082A (ja) | 電子回路の試験方式 | |
| JPH07244124A (ja) | 集積回路チップ | |
| JP2000258504A (ja) | 半導体装置検査回路 | |
| JPH08273393A (ja) | 半導体集積回路 | |
| JP2002323544A (ja) | 半導体集積回路およびその検査方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980526 |