JPH03273621A - 半導体メモリの製造方法 - Google Patents
半導体メモリの製造方法Info
- Publication number
- JPH03273621A JPH03273621A JP2073944A JP7394490A JPH03273621A JP H03273621 A JPH03273621 A JP H03273621A JP 2073944 A JP2073944 A JP 2073944A JP 7394490 A JP7394490 A JP 7394490A JP H03273621 A JPH03273621 A JP H03273621A
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- JP
- Japan
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- regions
- polycrystalline
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- laser light
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、メモリセルの形成に際してレーザ光によるア
ニールを行う半導体メモリの製造方法に関するものであ
る。
ニールを行う半導体メモリの製造方法に関するものであ
る。
本発明は、上記の様な半導体メモリの製造方法において
、メモリセルを配列する第１の領域とその間にあってメ
モリセルを配列しない第２の領域とをメモリセルアレイ
部に形成し、第１の領域に対するレーザ光の照射でアニ
ールを行うことによって、大型のレーザ装置を用いなく
ても大面積の半導体メモリを製造することができる様に
したものである。
、メモリセルを配列する第１の領域とその間にあってメ
モリセルを配列しない第２の領域とをメモリセルアレイ
部に形成し、第１の領域に対するレーザ光の照射でアニ
ールを行うことによって、大型のレーザ装置を用いなく
ても大面積の半導体メモリを製造することができる様に
したものである。
半導体メモリの一種であるＳＲＡＭでは、高密度化に連
れて、メモリセルアレイ部の構造が抵抗負荷型から積層
０ＭＯ３型へ移行しようとしている。この積層０ＭＯ３
型では、バルクｎＭＯ５トランジスタ上に薄膜ｐＭＯ３
１−ランジスタが積層されている。
れて、メモリセルアレイ部の構造が抵抗負荷型から積層
０ＭＯ３型へ移行しようとしている。この積層０ＭＯ３
型では、バルクｎＭＯ５トランジスタ上に薄膜ｐＭＯ３
１−ランジスタが積層されている。
そして、薄膜ｐＭＯ３１−ランジスタを形成するための
多結晶Ｓｉ薄膜の高性能化、及びそのソース・ドレイン
要部のアニールのために、エキシマレ−ザ光によるアニ
ールが期待されている。
多結晶Ｓｉ薄膜の高性能化、及びそのソース・ドレイン
要部のアニールのために、エキシマレ−ザ光によるアニ
ールが期待されている。
これは、エキシマレーザ光によれば、下地に熱的影響を
与えることなく多結晶５ｉｌｌ膜のみをアニールするこ
とができるので、バルクｎＭＯｓ）ランジスタを破壊す
ることなく良好な薄膜９ＭＯｓトランジスタを形成する
ことができるからである。
与えることなく多結晶５ｉｌｌ膜のみをアニールするこ
とができるので、バルクｎＭＯｓ）ランジスタを破壊す
ることなく良好な薄膜９ＭＯｓトランジスタを形成する
ことができるからである。
ところで、エキシマレーザは面レーザであるが、大出力
化には限界があり、実用的なものは、現在のところ、最
大で５００ｍＪ程度である。
化には限界があり、実用的なものは、現在のところ、最
大で５００ｍＪ程度である。
そして、レーザ光の強度分布をガウス分布から均一な分
布へ変換するための光学的ホモジナイザや反射ミラー等
によって３０％程度がロスされ、半導体ウェハ面へ到達
した時点では３５０ｍＪ程度になる。
布へ変換するための光学的ホモジナイザや反射ミラー等
によって３０％程度がロスされ、半導体ウェハ面へ到達
した時点では３５０ｍＪ程度になる。
一方、例えば１６Ｍピッ）ＳＲＡＭのチップ面積を１１
Ｘ１９＃２０Ｌｗ”とし、多結晶５ｉｉｌ膜の有効なア
ニールに必要なエネルギ密度を２５０ｍ Ｊ ｃｓ−２
とすると、２５０ ｘ２．０９＝５２２．５ ｍ Ｊの
エネルギが必要である。従って、上述の現在のエキシマ
レーザ装置ではエネルギが不足している。
Ｘ１９＃２０Ｌｗ”とし、多結晶５ｉｉｌ膜の有効なア
ニールに必要なエネルギ密度を２５０ｍ Ｊ ｃｓ−２
とすると、２５０ ｘ２．０９＝５２２．５ ｍ Ｊの
エネルギが必要である。従って、上述の現在のエキシマ
レーザ装置ではエネルギが不足している。
これに対しては、チップを複数の領域に分割し、これら
の領域の各々に対してレーザ光を照射することも考えら
れる。しかし、レーザ光の照射領域の位置合せには誤差
があり、未照射領域や重複照射領域が発生し得る。
の領域の各々に対してレーザ光を照射することも考えら
れる。しかし、レーザ光の照射領域の位置合せには誤差
があり、未照射領域や重複照射領域が発生し得る。
未照射領域では当然にアニールが行われず、未照射領域
の端縁で多結晶Ｓｉ薄膜の特性も不連続になる。また、
第２図に示す様に照射領域１１．１２同士が重畳した重
複照射領域１３の端縁でも、特性が不連続になる。
の端縁で多結晶Ｓｉ薄膜の特性も不連続になる。また、
第２図に示す様に照射領域１１．１２同士が重畳した重
複照射領域１３の端縁でも、特性が不連続になる。
そして、これらの未照射領域や重複照射領域１３や不連
続部が薄膜９ＭＯ５１−ランジスタの活性層部つまりチ
ャネル要部に位置すれば、トランジスタの特性がばらつ
き、歩留り上問題になる。
続部が薄膜９ＭＯ５１−ランジスタの活性層部つまりチ
ャネル要部に位置すれば、トランジスタの特性がばらつ
き、歩留り上問題になる。
なお、以上の説明は積層０ＭＯ３型ＳＲＡＭについての
ものであるが、上述の様なアニールに関する問題は他の
半導体メモリでも発生し得る。
ものであるが、上述の様なアニールに関する問題は他の
半導体メモリでも発生し得る。
本発明による半導体メモリの製造方法では、メモリセル
を配列する複数の第１の領域１４．１５とこれらの複数
の第１の領域１４．１５同士の間にあってメモリセルを
配列しない第２の領域１６とをメモリセルアレイ部に形
成し、前記複数の第１の領域１４．１５の各々に対して
レーザ光を照射してアニールを行う様にしている。
を配列する複数の第１の領域１４．１５とこれらの複数
の第１の領域１４．１５同士の間にあってメモリセルを
配列しない第２の領域１６とをメモリセルアレイ部に形
成し、前記複数の第１の領域１４．１５の各々に対して
レーザ光を照射してアニールを行う様にしている。
本発明による半導体メモリの製造方法では、複数の第１
の領域１４．１５の各々に対してレーザ光を照射してア
ニールを行っているので、メモリセルアレイ部全体の面
積が大きくても、またレーザ光のエネルギが小さくても
、第１の領域１４゜１５の各々に対してはアニールに必
要なエネルギ密度のレーザ光を照射することができる。
の領域１４．１５の各々に対してレーザ光を照射してア
ニールを行っているので、メモリセルアレイ部全体の面
積が大きくても、またレーザ光のエネルギが小さくても
、第１の領域１４゜１５の各々に対してはアニールに必
要なエネルギ密度のレーザ光を照射することができる。
しかも、複数の第１の領域１４．１５同士の間には第２
の領域１６を設け、第２の領域１６にはメモリセルを配
列しないので、この第２の領域１６ではレーザ光の照射
領域１１．１２同士が離間しても重畳してもよい。従っ
て、レーザ光の照射領域１１．１２の位置合せ誤差を第
２の領域１６で吸収することができ、レーザ光の照射領
域１１゜１２の位置合せ精度が高くなくても、第１の領
域１４．１５の各々に対してはレーザ光を確実に照射し
てアニールを行うことができる。
の領域１６を設け、第２の領域１６にはメモリセルを配
列しないので、この第２の領域１６ではレーザ光の照射
領域１１．１２同士が離間しても重畳してもよい。従っ
て、レーザ光の照射領域１１．１２の位置合せ誤差を第
２の領域１６で吸収することができ、レーザ光の照射領
域１１゜１２の位置合せ精度が高くなくても、第１の領
域１４．１５の各々に対してはレーザ光を確実に照射し
てアニールを行うことができる。
以下、積層０ＭＯ３型ＳＲＡＭの製造に適用した本発明
の一実施例を、第１図を参照しながら説明する。
の一実施例を、第１図を参照しながら説明する。
本実施例では、第１図に示す様に、メモリセルを配列す
る２個の第１の領域１４．１５とこれらの第１の領域１
４．１５同士の間にあってメモリセルを配列しない第２
の領域１６とをメモリセルアレイ部に形成する。
る２個の第１の領域１４．１５とこれらの第１の領域１
４．１５同士の間にあってメモリセルを配列しない第２
の領域１６とをメモリセルアレイ部に形成する。
例えば４Ｍビットの積層ＣＭＯ５型ＳＲＡＭでは、第１
の領域１４．１５の各々に２Ｍピントずつのメモリセル
を配列することにし、第２の領域１６の幅を例えば５０
μｍ以上にする。
の領域１４．１５の各々に２Ｍピントずつのメモリセル
を配列することにし、第２の領域１６の幅を例えば５０
μｍ以上にする。
そして、薄膜ｐＭＯ３）ランジスタを形成するための多
結晶Ｓｉ薄膜を第１の領域１４．１５に形成した状態で
、これら第１の領域１４．１５の各々に対して順次にエ
キシマレーザ光を照射して、多結晶５ｉｉｉ膜をアニー
ルする。
結晶Ｓｉ薄膜を第１の領域１４．１５に形成した状態で
、これら第１の領域１４．１５の各々に対して順次にエ
キシマレーザ光を照射して、多結晶５ｉｉｉ膜をアニー
ルする。
そして更に、その他の必要な処理を行うことによって、
第１の領域１４．１５に合計で４Ｍビットのメモリセル
を完成させる。
第１の領域１４．１５に合計で４Ｍビットのメモリセル
を完成させる。
この場合、上述の様に第２の領域１６の幅を５０μｍ以
上にしであるので、照射領域１１．１２の位置合せに誤
差があっても、照射領域１１．１２同士の間つまり第２
の領域１６に未照射領域１７を発生させて、照射領域１
１．１２同士が重畳しない様にすることができる。
上にしであるので、照射領域１１．１２の位置合せに誤
差があっても、照射領域１１．１２同士の間つまり第２
の領域１６に未照射領域１７を発生させて、照射領域１
１．１２同士が重畳しない様にすることができる。
この様に第２の領域１６に未照射領域１７が発生し、第
２の領域１６でアニールが行われなくても、この第２の
領域１６には元々メモリセルを配列しないので、メモリ
セルに関しては問題がない。
２の領域１６でアニールが行われなくても、この第２の
領域１６には元々メモリセルを配列しないので、メモリ
セルに関しては問題がない。
ところで、薄膜ｐＭＯ３）ランジスタを形成するための
多結晶５ｉｙｉ膜で電源線も形成するのが一般的である
。そしてこの電源線は、第２の領域１６にも配線する。
多結晶５ｉｙｉ膜で電源線も形成するのが一般的である
。そしてこの電源線は、第２の領域１６にも配線する。
従って、電源線のうちで未照射領域１７に配線されてい
る部分はアニールされず、電源線がこの部分で実質的に
断線する。しかし、第２の領域１６にＡＩ膜等で配線を
形成し、第１の領域１４゜１５内で多結晶５ｉｉｌ膜に
コンタクトさせれば問題はない。
る部分はアニールされず、電源線がこの部分で実質的に
断線する。しかし、第２の領域１６にＡＩ膜等で配線を
形成し、第１の領域１４゜１５内で多結晶５ｉｉｌ膜に
コンタクトさせれば問題はない。
一方、エキシマレーザ光によるアニールは薄膜ｐＭＯＳ
トランジスタを形成するための多結晶Ｓｉ薄膜のみに対
して行うものであるので、他の層は第２の領域１６でも
通常通りに配線すればよい。
トランジスタを形成するための多結晶Ｓｉ薄膜のみに対
して行うものであるので、他の層は第２の領域１６でも
通常通りに配線すればよい。
なお、第１図から明らかな様に、本実施例によるチップ
面積の増大は第２の領域１６の分だけである。そして、
この第２の領域１６の面積も、照射領域１１．１２の位
置合せ精度の改善と共により狭くすることができる。
面積の増大は第２の領域１６の分だけである。そして、
この第２の領域１６の面積も、照射領域１１．１２の位
置合せ精度の改善と共により狭くすることができる。
また、第２の領域１６には元々メモリセルを配列しない
ので、第２の領域１６内であれば照射領域１１．１２同
士が重畳しても問題はない。従って、この場合は第２の
領域１６の面積を更に狭くすることができる。
ので、第２の領域１６内であれば照射領域１１．１２同
士が重畳しても問題はない。従って、この場合は第２の
領域１６の面積を更に狭くすることができる。
本発明による半導体メモリの製造方法では、メモリセル
アレイ部全体の面積が大きくても、またレーザ光のエネ
ルギが小さくても、第１の領域の各々に対してはアニー
ルに必要なエネルギ密度のレーザ光を照射することがで
き、しかも、レーザ光の照射領域の位置合せ精度が高く
なくても、第１の領域の各々に対してはレーザ光を確実
に照射してアニールを行うことができる。
アレイ部全体の面積が大きくても、またレーザ光のエネ
ルギが小さくても、第１の領域の各々に対してはアニー
ルに必要なエネルギ密度のレーザ光を照射することがで
き、しかも、レーザ光の照射領域の位置合せ精度が高く
なくても、第１の領域の各々に対してはレーザ光を確実
に照射してアニールを行うことができる。
従って、大型のレーザ装置を用いなくても、大面積の半
導体メモリを製造することができる。
導体メモリを製造することができる。
−一−−−−−−−−−−−−−−−−・−・−照射領
域・・−一−−−−−−−−・−・−・・・−・照射領
域−・−・−・−−−−−−−・−・−・・・・−第１
の領域−・−−−一−−−・−−−−一−−−−−・−
・−・−第１の領域−一−−−・−−一−−−−・・−
・−−−−−・−・−第２の領域である。
域・・−一−−−−−−−−・−・−・・・−・照射領
域−・−・−・−−−−−−−・−・−・・・・−第１
の領域−・−−−一−−−・−−−−一−−−−−・−
・−・−第１の領域−一−−−・−−一−−−−・・−
・−−−−−・−・−第２の領域である。
Claims (1)
- 【特許請求の範囲】 メモリセルを配列する複数の第１の領域とこれら複数の
第１の領域同士の間にあってメモリセルを配列しない第
２の領域とをメモリセルアレイ部に形成し、 前記複数の第１の領域の各々に対してレーザ光を照射し
てアニールを行う半導体メモリの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2073944A JPH03273621A (ja) | 1990-03-23 | 1990-03-23 | 半導体メモリの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2073944A JPH03273621A (ja) | 1990-03-23 | 1990-03-23 | 半導体メモリの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03273621A true JPH03273621A (ja) | 1991-12-04 |
Family
ID=13532722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2073944A Pending JPH03273621A (ja) | 1990-03-23 | 1990-03-23 | 半導体メモリの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03273621A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5888839A (en) * | 1994-05-02 | 1999-03-30 | Sony Corporation | Method of manufacturing semiconductor chips for display |
-
1990
- 1990-03-23 JP JP2073944A patent/JPH03273621A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5888839A (en) * | 1994-05-02 | 1999-03-30 | Sony Corporation | Method of manufacturing semiconductor chips for display |
| US6248606B1 (en) | 1994-05-02 | 2001-06-19 | Sony Corporation | Method of manufacturing semiconductor chips for display |
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