JPH03272176A - 半導体装置と基板と基板製造方法 - Google Patents
半導体装置と基板と基板製造方法Info
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- JPH03272176A JPH03272176A JP2072604A JP7260490A JPH03272176A JP H03272176 A JPH03272176 A JP H03272176A JP 2072604 A JP2072604 A JP 2072604A JP 7260490 A JP7260490 A JP 7260490A JP H03272176 A JPH03272176 A JP H03272176A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
ｎチャネルＦＦ、Ｔを有する半導体装置をＳｏｌ構造に
する場合に関し、 放射線の入射による素子特性変化の少ない半導体装置と
、その半導体装置の製造に用いる基板と、その基板製造
方法との提供を目的とし、半導体装置においては、シリ
コンの支持基板上に、ｎ＋シリコン層と、二酸化シリコ
ン層と、ｎチャネル電界効果トランジスタが形威された
能動シリコン層と、を順次に有し、該ｎ゛シリコン層が
該トランジスタにおける最低電位以下の一定電位となる
ように構成し、その−手段として、前記ｎ゛シリコン層
が前記ｎチャネル電界効果トランジスタのソース領域に
接続されているように構威し、基板においては、シリコ
ンの支持基板」二に０１シリコン層と二酸化シリコン層
と能動シリコン層とを順次に有する積層構造であるよ・
うに構威し、基板製造方法においては、シリコンの支持
基板上に二酸化シリコン層と能動シリコン層とを順次に
有する積層構造の基板を原基板とし、該原基板にｎ型不
純物を該能動シリコン層でチャネリングを起こす方向か
らイオン注入して、該不純物を該二酸化シリコン層から
該支持基板の上層部に渡る深さに分布させる工程と、該
不純物を注入した原基板を熱処理して、該支持基板と該
二酸化シリコン層との間にｎ゛シリコン層を形成する工
程と、を有するように構成する。
する場合に関し、 放射線の入射による素子特性変化の少ない半導体装置と
、その半導体装置の製造に用いる基板と、その基板製造
方法との提供を目的とし、半導体装置においては、シリ
コンの支持基板上に、ｎ＋シリコン層と、二酸化シリコ
ン層と、ｎチャネル電界効果トランジスタが形威された
能動シリコン層と、を順次に有し、該ｎ゛シリコン層が
該トランジスタにおける最低電位以下の一定電位となる
ように構成し、その−手段として、前記ｎ゛シリコン層
が前記ｎチャネル電界効果トランジスタのソース領域に
接続されているように構威し、基板においては、シリコ
ンの支持基板」二に０１シリコン層と二酸化シリコン層
と能動シリコン層とを順次に有する積層構造であるよ・
うに構威し、基板製造方法においては、シリコンの支持
基板上に二酸化シリコン層と能動シリコン層とを順次に
有する積層構造の基板を原基板とし、該原基板にｎ型不
純物を該能動シリコン層でチャネリングを起こす方向か
らイオン注入して、該不純物を該二酸化シリコン層から
該支持基板の上層部に渡る深さに分布させる工程と、該
不純物を注入した原基板を熱処理して、該支持基板と該
二酸化シリコン層との間にｎ゛シリコン層を形成する工
程と、を有するように構成する。
層、４はＳｏｌの能動Ｓｉ層、であり、ＦＥＴ１０とＦ
ＥＴ２０はそれぞれ個別に島状に加工された能動５ｉ１
１４に形威されており、１１と２１はゲート絶縁膜、１
２と２２はゲート電極、１３と２３はソース領域、１４
と２４はドレイン領域、１５と２５はゲート配線、１６
と２６はソース配線、１７と２７はドレイン配線であり
、６は眉間絶縁膜である。
ＥＴ２０はそれぞれ個別に島状に加工された能動５ｉ１
１４に形威されており、１１と２１はゲート絶縁膜、１
２と２２はゲート電極、１３と２３はソース領域、１４
と２４はドレイン領域、１５と２５はゲート配線、１６
と２６はソース配線、１７と２７はドレイン配線であり
、６は眉間絶縁膜である。
そして、この半導体装置従来例の製造には、第５図の側
面図に示す基板従来例である基板１が用いられる。
面図に示す基板従来例である基板１が用いられる。
基板ｌは、Ｓｉの支持基板２上にＳｉＯｚ層３と能動Ｓ
ｉ層４とを順次に有する積層構造のウェーハである。こ
のようなｓｔｏ、ｌＷ３と能動Ｓｉ層４とを有する基板
を一般にＳＯＩ基板と呼称する。
ｉ層４とを順次に有する積層構造のウェーハである。こ
のようなｓｔｏ、ｌＷ３と能動Ｓｉ層４とを有する基板
を一般にＳＯＩ基板と呼称する。
そして、形成するＦＥＴの高速動作化は、能動Ｓｉ層４
を薄＜ シｓｉｏ□層３を厚くすることにより実現され
る。それは、前者が空乏層の広がりを制限し後者が基板
１のハンドの曲がりを緩和して、ＦＥＴの消費エネルギ
を低減させるからである。そのための能動Ｓｉ層４及び
ＳｉＯ□層３の望ましい厚さ〔産業上の利用分野〕 本発明は、半導体装置と基板と基板製造方法に係り、特
に、ｎチャネル電界効果トランジスタを有する半導体装
置をＳ ＯＩ （Ｓｔｌｉｃｏｎ ｏｎ Ｔｎｓｕｌａ
ｔｏｒ）構造にする場合に関する。
を薄＜ シｓｉｏ□層３を厚くすることにより実現され
る。それは、前者が空乏層の広がりを制限し後者が基板
１のハンドの曲がりを緩和して、ＦＥＴの消費エネルギ
を低減させるからである。そのための能動Ｓｉ層４及び
ＳｉＯ□層３の望ましい厚さ〔産業上の利用分野〕 本発明は、半導体装置と基板と基板製造方法に係り、特
に、ｎチャネル電界効果トランジスタを有する半導体装
置をＳ ＯＩ （Ｓｔｌｉｃｏｎ ｏｎ Ｔｎｓｕｌａ
ｔｏｒ）構造にする場合に関する。
ＳＯＩ構造の半導体装置は、絶縁層」二に能動シリコン
層を有するＳｏｌ基板を用いてその能動シリコン層に電
界効果トランジスタ（ＦＥＴ）などの素子を形威したも
のであり、確実な素子分離や、ＦＥＴの動作の高速化な
どを可能にさせる利点を有するものである。
層を有するＳｏｌ基板を用いてその能動シリコン層に電
界効果トランジスタ（ＦＥＴ）などの素子を形威したも
のであり、確実な素子分離や、ＦＥＴの動作の高速化な
どを可能にさせる利点を有するものである。
第４図はｎチャネルＦＥＴを有してＳｏｌ構造にした半
導体装置従来例の側面図である。
導体装置従来例の側面図である。
同図において、この半導体装置は、メモリＩＣとして電
力消費量の観点から、相補形を構成するｎチャネルＦＥ
Ｔ１０とｎチャネルＦＥＴ２０とを有するものであり、
２はシリコン（Ｓｔ）の支持基板、３はＳｏｌの絶縁層
となる二酸化シリコン（ＳｉＯｚ）は１０００Å以下及
び３０００Å以上である。
力消費量の観点から、相補形を構成するｎチャネルＦＥ
Ｔ１０とｎチャネルＦＥＴ２０とを有するものであり、
２はシリコン（Ｓｔ）の支持基板、３はＳｏｌの絶縁層
となる二酸化シリコン（ＳｉＯｚ）は１０００Å以下及
び３０００Å以上である。
このような基板１をＳ Ｉ Ｍ ＯＸ （Ｓｅｐａｒａ
ｔｅｄ ｂｙＩｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）法（
Ｓｉ基板に酸素を深くイオン注入し高温アニールしてＳ
ｉＯ□層３と能動Ｓｉ層４を同時に形成する方法）で製
造する場合には、酸素のドーズ量を増やしてＳｉＯ□層
３を大幅に厚くすることにより結果的に能動Ｓｉ層４が
薄くなるようにするか、または、−旦厚めに形威された
能動Ｓｉ層４の表面に熱酸化膜を形威し、その熱酸化膜
をエツチングして能動Ｓｉ層４を薄＜シている。
ｔｅｄ ｂｙＩｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）法（
Ｓｉ基板に酸素を深くイオン注入し高温アニールしてＳ
ｉＯ□層３と能動Ｓｉ層４を同時に形成する方法）で製
造する場合には、酸素のドーズ量を増やしてＳｉＯ□層
３を大幅に厚くすることにより結果的に能動Ｓｉ層４が
薄くなるようにするか、または、−旦厚めに形威された
能動Ｓｉ層４の表面に熱酸化膜を形威し、その熱酸化膜
をエツチングして能動Ｓｉ層４を薄＜シている。
（発明が解決しようとする課題〕
ところで、半導体装置従来例は、例えば宇宙環境での使
用などにより放射線が入射すると、５４０２層３中にそ
の厚さの２乗に比例した量の正孔が生じ且つ能動Ｓｉ層
４の５ｔ０２層３との界面に界面準位が発生するといっ
た放射線損傷が生ずる。そしてこの損傷量は、５ｉＯ７
層３に印加されているバイアス条件に依存し、５ｉ０２
Ｎ３の下側の電位が能動Ｓｔ層４の電位より高くなると
多くなり、多量の放射線損傷は、ＦＥＴの素子特性特に
ｎチャネルＦＥＴ１０のしきい値電圧を大きく変化させ
る問題を起こす。
用などにより放射線が入射すると、５４０２層３中にそ
の厚さの２乗に比例した量の正孔が生じ且つ能動Ｓｉ層
４の５ｔ０２層３との界面に界面準位が発生するといっ
た放射線損傷が生ずる。そしてこの損傷量は、５ｉＯ７
層３に印加されているバイアス条件に依存し、５ｉ０２
Ｎ３の下側の電位が能動Ｓｔ層４の電位より高くなると
多くなり、多量の放射線損傷は、ＦＥＴの素子特性特に
ｎチャネルＦＥＴ１０のしきい値電圧を大きく変化させ
る問題を起こす。
また、ＳＩＭＯＸ法による基板従来例は、酸素の注入量
を増やした場合には製造のスループットが低下し、熱酸
化膜を形成して能動５ｉｌｉ４を薄くした場合には能動
Ｓｉ層４に積層欠陥が発生して素子特性が劣化するとい
う問題がある。
を増やした場合には製造のスループットが低下し、熱酸
化膜を形成して能動５ｉｌｉ４を薄くした場合には能動
Ｓｉ層４に積層欠陥が発生して素子特性が劣化するとい
う問題がある。
本発明は、ｎチャネルＦＥＴを有する半導体装置をＳ○
■構造にする場合に関して、放射線の入射による素子特
性変化の少ない半導体装置と、その半導体装置の製造に
用いる基板と、その基板製造方法との提供を目的とする
。
■構造にする場合に関して、放射線の入射による素子特
性変化の少ない半導体装置と、その半導体装置の製造に
用いる基板と、その基板製造方法との提供を目的とする
。
上記目的は、半導体装置においては、Ｓｉの支持基板上
に、１８１層と、ＳｉＯ□層と、ｎチャネルＦＥＴが形
成された能動Ｓｉ層と、を順次に有し、該ｎ＋Ｓｉ層が
該ＦＥＴにおける最低電位以下の一定電位となるように
構成されている本発明の半導体位より低くさせるので、
放射線損傷の多量発生が抑えられている。このことから
、放射線が入射しても素子特性の変化が従来例の場合よ
りも大幅に低減する。
に、１８１層と、ＳｉＯ□層と、ｎチャネルＦＥＴが形
成された能動Ｓｉ層と、を順次に有し、該ｎ＋Ｓｉ層が
該ＦＥＴにおける最低電位以下の一定電位となるように
構成されている本発明の半導体位より低くさせるので、
放射線損傷の多量発生が抑えられている。このことから
、放射線が入射しても素子特性の変化が従来例の場合よ
りも大幅に低減する。
そして上記基板は、所要のｎ″Ｓｉ層を内部に有するの
で上記半導体装置の製造を容易にさせる。
で上記半導体装置の製造を容易にさせる。
また上記基板製造方法は、従来のＳｏｌ基板を加工する
ものであり、ｎ“Ｓｉ層を形成するためのイオン注入が
能動Ｓｉ層でチャネリングを起こす方向から行われて能
動Ｓｉ層を損ねることがないので、加工前Ｓｏｌ基板の
能動Ｓｉ層が良質であれば出来上がる所望の基板は良質
なものとなる。
ものであり、ｎ“Ｓｉ層を形成するためのイオン注入が
能動Ｓｉ層でチャネリングを起こす方向から行われて能
動Ｓｉ層を損ねることがないので、加工前Ｓｏｌ基板の
能動Ｓｉ層が良質であれば出来上がる所望の基板は良質
なものとなる。
以下本発明の実施例について第１図〜第３図を用いて説
明する。第１図は半導体装置実施例の側面図、第２図（
ａ）〜（Ｃ）は基板実施例とその製造方法実施例を説明
する側面図、第３図（ａｌ （ｂ）は半導体装置実施例
の製造工程を示す側面図、であり、全図を通し同一符号
は同一対象物を示す。
明する。第１図は半導体装置実施例の側面図、第２図（
ａ）〜（Ｃ）は基板実施例とその製造方法実施例を説明
する側面図、第３図（ａｌ （ｂ）は半導体装置実施例
の製造工程を示す側面図、であり、全図を通し同一符号
は同一対象物を示す。
装置によって達成され、
前記ｎ” ｓｉＮが前記ｎチャネルＦＥＴのソース領域
に接続されておれば良い。
に接続されておれば良い。
また、基板においては、Ｓｔの支持基板上に０１Ｓｔ層
と５ｉＯｚ層と能動Ｓｉ層とを順次に有する積層構造で
ある本発明の基板によって達成され、その基板製造方法
においては、Ｓｔの支持基板上に５ｉｏｚＮと能動Ｓｉ
層とを順次に有する積層構造の基板を原基板とし、該原
基板にｎ型不純物を該能動ＳｉＮでチャネリングを起こ
す方向からイオン注入して、該不純物を該ＳｉＯ□層か
ら該支持基板の上層部に渡る深さに分布させる工程と、
該不純物を注入した原基板を熱処理して、該支持基板と
該５ｉ０２層との間にｎ″Ｓｔ層を形成する工程と、を
有する本発明の基板製造方法によって達成される。
と５ｉＯｚ層と能動Ｓｉ層とを順次に有する積層構造で
ある本発明の基板によって達成され、その基板製造方法
においては、Ｓｔの支持基板上に５ｉｏｚＮと能動Ｓｉ
層とを順次に有する積層構造の基板を原基板とし、該原
基板にｎ型不純物を該能動ＳｉＮでチャネリングを起こ
す方向からイオン注入して、該不純物を該ＳｉＯ□層か
ら該支持基板の上層部に渡る深さに分布させる工程と、
該不純物を注入した原基板を熱処理して、該支持基板と
該５ｉ０２層との間にｎ″Ｓｔ層を形成する工程と、を
有する本発明の基板製造方法によって達成される。
〔作 用］
上記半導体装置は、上記ｎ＋Ｓｔ層の存在が、上記Ｓ＋
０□層に印加されるバイアス条件を従来例と異ならせて
ＳｉＯ□層の下側の電位を常に能動Ｓｉ層の電先ず第１
図において、この半導体装置実施例は、第４図で説明し
た従来例の支持基板２とｓｉｏ、Ｉｉ３との間にｎ＋Ｓ
ｉＪ！ｉ５を設け、ソース配線１６を１６ａに変えてｎ
”５ｉｊｉ５をｎチャネルＦＥＴ１０のソース領域１３
に接続したものである。
０□層に印加されるバイアス条件を従来例と異ならせて
ＳｉＯ□層の下側の電位を常に能動Ｓｉ層の電先ず第１
図において、この半導体装置実施例は、第４図で説明し
た従来例の支持基板２とｓｉｏ、Ｉｉ３との間にｎ＋Ｓ
ｉＪ！ｉ５を設け、ソース配線１６を１６ａに変えてｎ
”５ｉｊｉ５をｎチャネルＦＥＴ１０のソース領域１３
に接続したものである。
ソース領域１３の電位がｎチャネルＦＥＴ１０における
最低電位となることから、５ｉｏｚ１１３の下側の電位
がＦＥＴ１０の形成されている能動Ｓｉ層４の電位より
も常に低くなり、先に述べた作用によりこの実施例は放
射線が入射しても素子特性の変化が極めて小さい。
最低電位となることから、５ｉｏｚ１１３の下側の電位
がＦＥＴ１０の形成されている能動Ｓｉ層４の電位より
も常に低くなり、先に述べた作用によりこの実施例は放
射線が入射しても素子特性の変化が極めて小さい。
例えば、能動Ｓｉ層４の厚さを３５ｏＯ人、５ｔｏｔｔ
ｉ３の厚さを３０００人にした実施例とそこからｎ”
Ｓｉ層５を除いた従来例に対し、等しく放射線を照射し
てｎチャネルＦＥＴ１０のしきい値電圧の変化を比較し
たところ、実施例の変化量は従来例の約１０／ｌであっ
た。ここで能動Ｓｉ層４の厚さを３５００人にしたのは
、能動Ｓｉ層４に前述した積層欠陥などの欠陥を持たせ
ないようにしたためである。
ｉ３の厚さを３０００人にした実施例とそこからｎ”
Ｓｉ層５を除いた従来例に対し、等しく放射線を照射し
てｎチャネルＦＥＴ１０のしきい値電圧の変化を比較し
たところ、実施例の変化量は従来例の約１０／ｌであっ
た。ここで能動Ｓｉ層４の厚さを３５００人にしたのは
、能動Ｓｉ層４に前述した積層欠陥などの欠陥を持たせ
ないようにしたためである。
また、この実施例と、その能動Ｓｉ層４の厚さを゛１０
００人にした従来例とを比較測定して、実施例のＦＥＴ
の動作速度がこの従来例にほぼ匹敵することも判った。
００人にした従来例とを比較測定して、実施例のＦＥＴ
の動作速度がこの従来例にほぼ匹敵することも判った。
これは、従来例の薄い能動３４層４を形成する際に生し
た前記積層欠陥の考え得る影響度合いからして、実施例
におけるｎ’ Ｓｉ層５の存在が大きく作用しているも
のと思われる。このことから、ソース領域１３に接続さ
れたｎ″ＳｉＳｉＳｉ５０層５層４を薄くする必要性を
緩和していることが判る。
た前記積層欠陥の考え得る影響度合いからして、実施例
におけるｎ’ Ｓｉ層５の存在が大きく作用しているも
のと思われる。このことから、ソース領域１３に接続さ
れたｎ″ＳｉＳｉＳｉ５０層５層４を薄くする必要性を
緩和していることが判る。
また、ｎ＋Ｓｉ領域５がソース領域１３に接続された場
合番こは、両者が同電位とな、ってそこの能動Ｓｉ層４
とｎ＋Ｓｉ層５との間にバンドの曲がりが殆ど生じなく
なるので、５ｉＯｚ層３を厚くする必要性が緩和される
。そしてＳｉＯ□層３を薄くすることは、ＳＩＭＯＸ法
によってｓｔｏ、Ｎ３を形成する際の酸素注入量を低減
させて好都合となる。
合番こは、両者が同電位とな、ってそこの能動Ｓｉ層４
とｎ＋Ｓｉ層５との間にバンドの曲がりが殆ど生じなく
なるので、５ｉＯｚ層３を厚くする必要性が緩和される
。そしてＳｉＯ□層３を薄くすることは、ＳＩＭＯＸ法
によってｓｔｏ、Ｎ３を形成する際の酸素注入量を低減
させて好都合となる。
さて、上記半導体装置実施例は、第２図（Ｃ）に示す基
板１ａを用いることにより容易に製造することができる
。
板１ａを用いることにより容易に製造することができる
。
第２図（Ｃ）において、基板１ａは本発明の基板実施ン
グにより能動Ｓｉ層４を損ねることなく通過して、５ｉ
Ｏｚ層３から支持基板２の上層部に渡る深さに分布する
。なお、このイオン注入の際に、表面保護として能動３
４層４の表面に厚さ２００Å以下の保護用熱酸化膜を設
けても良い。その場合、保護用熱酸化膜の厚さからして
、能動３４層４に積層欠陥が発生する恐れはない。
グにより能動Ｓｉ層４を損ねることなく通過して、５ｉ
Ｏｚ層３から支持基板２の上層部に渡る深さに分布する
。なお、このイオン注入の際に、表面保護として能動３
４層４の表面に厚さ２００Å以下の保護用熱酸化膜を設
けても良い。その場合、保護用熱酸化膜の厚さからして
、能動３４層４に積層欠陥が発生する恐れはない。
この後、注入したＡｓを活性化させる熱処理（アニール
）を施す。熱処理の条件は、１０００°Ｃ１１５分、窒
素（Ｎ２）雰囲気、である。これにより（Ｃ）に示され
るように、支持基板２と５ｉＯ２層３との間に厚さ４０
００人のｎ４Ｓｉ層５が形成されて、能動Ｓｉ層４に欠
陥のない所望の基板１ａが出来−Ｌがる。なお、上記保
護用熱酸化膜を設けた場合は、それをこの熱処理の後に
除去する。
）を施す。熱処理の条件は、１０００°Ｃ１１５分、窒
素（Ｎ２）雰囲気、である。これにより（Ｃ）に示され
るように、支持基板２と５ｉＯ２層３との間に厚さ４０
００人のｎ４Ｓｉ層５が形成されて、能動Ｓｉ層４に欠
陥のない所望の基板１ａが出来−Ｌがる。なお、上記保
護用熱酸化膜を設けた場合は、それをこの熱処理の後に
除去する。
そして、この基板１ａを用いて第１図の半導体装置実施
例を製造する場合の工程は例えば以下のようである。
例を製造する場合の工程は例えば以下のようである。
第３図（ａ） （ｂ）において、先ず（ａ）を参照して
、能動Ｓｉ層４がｎチャネルＦＥＴ１０及びｐチャネル
ＦＥ例であり、Ｓｉの支持基板２上にｎ”５ｉｌｉ５と
５ｉＯｚＮ３と能動Ｓｉ層４とを順次に有する積層構造
のつ工−ハである。
、能動Ｓｉ層４がｎチャネルＦＥＴ１０及びｐチャネル
ＦＥ例であり、Ｓｉの支持基板２上にｎ”５ｉｌｉ５と
５ｉＯｚＮ３と能動Ｓｉ層４とを順次に有する積層構造
のつ工−ハである。
その基板１ａは、本発明の製造方法実施例である以下の
工程によって容易に製造することができる。
工程によって容易に製造することができる。
第２図（ａ）〜（Ｃ）において、この製造は従来のＳＯ
■基板を原基板にして加工するものであり、その原基板
は、（ａ）に示されるように、Ｓｉの支持基板２上に５
ｉ０２１ｉ３と能動Ｓｉ層４とを順次に有する積層構造
のウェーハである。ここで重要なことは、能動Ｓｉ層４
が結晶に係る欠陥を持たないことであり、それが実現さ
れているならば、原基板の製造方法は問われない。この
実施例の原基板はＳＴＭＯＸ法によって製造されたもの
で、支持基板２のＳｉがｎ型、５ｉＯ２層３の厚さが３
０００λ、能動５ｉｉｉ４の厚さが３５００人、その表
面の面方位が（１００）である。
■基板を原基板にして加工するものであり、その原基板
は、（ａ）に示されるように、Ｓｉの支持基板２上に５
ｉ０２１ｉ３と能動Ｓｉ層４とを順次に有する積層構造
のウェーハである。ここで重要なことは、能動Ｓｉ層４
が結晶に係る欠陥を持たないことであり、それが実現さ
れているならば、原基板の製造方法は問われない。この
実施例の原基板はＳＴＭＯＸ法によって製造されたもの
で、支持基板２のＳｉがｎ型、５ｉＯ２層３の厚さが３
０００λ、能動５ｉｉｉ４の厚さが３５００人、その表
面の面方位が（１００）である。
次いで（ｂ）を参照して、原基板に砒素（ΔＳ）をイオ
ン注入する。注入条件は、加速エネルギＩ ＭｅＶ、注
入角度０°、ドーズ量Ｉ Ｘ１０１６／ｃＪ、である。
ン注入する。注入条件は、加速エネルギＩ ＭｅＶ、注
入角度０°、ドーズ量Ｉ Ｘ１０１６／ｃＪ、である。
Ａｓは、上記面方位と注入角度の関係からチャネリ２
Ｔ２Ｏのそれぞれの領域となるように、能動５ｉｉｉ４
を島状にパターニングする。その後、ゲート絶縁膜１１
及び２１、ゲート電極１２及び２２を形威し、所定の不
純物をイオン注入して、ＦＥＴ１．Ｏのソース領域１３
及びドレイン領域１４と、ＦＥＴ２０のソース領域２３
及びドレイン領域２４を形成する。更に、ＣＶＤ法によ
り全面に５ｉＯ７の層間絶縁ｌ！６を被着する。
を島状にパターニングする。その後、ゲート絶縁膜１１
及び２１、ゲート電極１２及び２２を形威し、所定の不
純物をイオン注入して、ＦＥＴ１．Ｏのソース領域１３
及びドレイン領域１４と、ＦＥＴ２０のソース領域２３
及びドレイン領域２４を形成する。更に、ＣＶＤ法によ
り全面に５ｉＯ７の層間絶縁ｌ！６を被着する。
ここまでは半導体装置従来例の製造と同しである。
次いで（ｂ）を参照して、ＦＥＴ１０及び２０に必要な
コンタクトホールと共に、ｎゞＳｉ層５接続用のコンタ
クトホール６ａをドレイン領域１３の近傍に形成する。
コンタクトホールと共に、ｎゞＳｉ層５接続用のコンタ
クトホール６ａをドレイン領域１３の近傍に形成する。
その際、ドレイン領域１３接続用のコンタクトホールを
能動Ｓｉ層４からはみ出ず大きさにし、且つそのはみ出
し部分をｎ″５ｉＪｉ５に達する深さにして、その部分
をコンタクトホール６ａの代わりにしても良い。
能動Ｓｉ層４からはみ出ず大きさにし、且つそのはみ出
し部分をｎ″５ｉＪｉ５に達する深さにして、その部分
をコンタクトホール６ａの代わりにしても良い。
この後、第１図のように、ゲート配線１５及び２５、ソ
ース配線１６ａ及び２６、ドレイン配線１７及び２７を
一括形成して、所望の半導体装置を完成する。
ース配線１６ａ及び２６、ドレイン配線１７及び２７を
一括形成して、所望の半導体装置を完成する。
ｎ” Ｓｉ層５は、ソース配線１６ａによってソース護
域１３に接続されている。
域１３に接続されている。
なお、半導体装置実施例では、ｎ″Ｓｔｂ５ス領域１３
に接続してｎ” Ｓｉ層５の電位をｎチャネルＦＥＴに
おける最低電位以下の一定電位にしであるが、ｎ”５ｉ
ｊｉ５をその電位にするための方策は実施例に限定され
ない。
に接続してｎ” Ｓｉ層５の電位をｎチャネルＦＥＴに
おける最低電位以下の一定電位にしであるが、ｎ”５ｉ
ｊｉ５をその電位にするための方策は実施例に限定され
ない。
以上説明したように本発明によれば、ｎチャネルＦＥＴ
を有する半導体装置をＳｏｌ構造にする場合に関して、
放射線の入射による素子特性変化の少ない半導体装置と
、その半導体装置を容易に製造することができる基板と
、その基板製造方法が提案されて、例えば宇宙環境での
使用に対して特性の安定した半導体装置の提供を可能に
させる効果があり、更には、その半導体装置の構成によ
り、Ｓｏｌ構造における能動Ｓｉ層を薄くし絶縁層を厚
くする必要性を緩和させることが可能になる効果がある
。
を有する半導体装置をＳｏｌ構造にする場合に関して、
放射線の入射による素子特性変化の少ない半導体装置と
、その半導体装置を容易に製造することができる基板と
、その基板製造方法が提案されて、例えば宇宙環境での
使用に対して特性の安定した半導体装置の提供を可能に
させる効果があり、更には、その半導体装置の構成によ
り、Ｓｏｌ構造における能動Ｓｉ層を薄くし絶縁層を厚
くする必要性を緩和させることが可能になる効果がある
。
５
第１図は半導体装置実施例の側面図、
第２図（ａ）〜（Ｃ）は基板実施例とその製造方法実施
例を説明する側面図、 第３図（ａ）（ｂ）は半導体装置実施例の製造工程を示
す側面図、 第４図は半導体装置従来例の側面図、 第５図は基板従来例の側面図、 である。図において、 １、１ａは基板、 ２は支持基板、３は５ｉ０２
層、 ４は能動Ｓｉ層、５はｎ” Ｓｉ層、
６は眉間絶縁膜、ｌＯはｎチャネルＦＥＴ、２
０はｎチャネルＦＥＴ。 １１、２１はゲート絶縁膜、１２．２２はゲート電極、
１３、２３はソース領域、 １４．２４はドレイン領域
、１５、２５はゲート配線、１６．１，６ａ、 ２６は
ソース配線、１７、２７はドレイン配線、６ａはコンタ
クトホール、である。 ６
例を説明する側面図、 第３図（ａ）（ｂ）は半導体装置実施例の製造工程を示
す側面図、 第４図は半導体装置従来例の側面図、 第５図は基板従来例の側面図、 である。図において、 １、１ａは基板、 ２は支持基板、３は５ｉ０２
層、 ４は能動Ｓｉ層、５はｎ” Ｓｉ層、
６は眉間絶縁膜、ｌＯはｎチャネルＦＥＴ、２
０はｎチャネルＦＥＴ。 １１、２１はゲート絶縁膜、１２．２２はゲート電極、
１３、２３はソース領域、 １４．２４はドレイン領域
、１５、２５はゲート配線、１６．１，６ａ、 ２６は
ソース配線、１７、２７はドレイン配線、６ａはコンタ
クトホール、である。 ６
Claims (1)
- 【特許請求の範囲】 １）シリコンの支持基板上に、ｎ＾＋シリコン層と、二
酸化シリコン層と、ｎチャネル電界効果トランジスタが
形成された能動シリコン層と、を順次に有し、 該ｎ＾＋シリコン層が該トランジスタにおける最低電位
以下の一定電位となるように構成されていることを特徴
とする半導体装置。 ２）前記ｎ＾＋シリコン層が前記ｎチャネル電界効果ト
ランジスタのソース領域に接続されていることを特徴と
する請求項１記載の半導体装置。 ３）シリコンの支持基板上にｎ＾＋シリコン層と二酸化
シリコン層と能動シリコン層とを順次に有する積層構造
であることを特徴とする基板。 ４）シリコンの支持基板上に二酸化シリコン層と能動シ
リコン層とを順次に有する積層構造の基板を原基板とし
、 該原基板にｎ型不純物を該能動シリコン層でチャネリン
グを起こす方向からイオン注入して、該不純物を該二酸
化シリコン層から該支持基板の上層部に渡る深さに分布
させる工程と、 該不純物を注入した原基板を熱処理して、該支持基板と
該二酸化シリコン層との間にｎ＾＋シリコン層を形成す
る工程と、 を有して請求項３記載の基板を製造することを特徴とす
る基板製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2072604A JPH03272176A (ja) | 1990-03-22 | 1990-03-22 | 半導体装置と基板と基板製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2072604A JPH03272176A (ja) | 1990-03-22 | 1990-03-22 | 半導体装置と基板と基板製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03272176A true JPH03272176A (ja) | 1991-12-03 |
Family
ID=13494166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2072604A Pending JPH03272176A (ja) | 1990-03-22 | 1990-03-22 | 半導体装置と基板と基板製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03272176A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6459125B2 (en) | 1998-02-26 | 2002-10-01 | Mitsubishi Denki Kabushiki Kaisha | SOI based transistor inside an insulation layer with conductive bump on the insulation layer |
| US6677676B1 (en) | 1999-05-11 | 2004-01-13 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having steady substrate potential |
| JP2017063074A (ja) * | 2015-09-24 | 2017-03-30 | ラピスセミコンダクタ株式会社 | 半導体装置及び半導体装置の製造方法 |
| JP2017063098A (ja) * | 2015-09-24 | 2017-03-30 | ラピスセミコンダクタ株式会社 | 半導体装置および半導体装置の製造方法 |
-
1990
- 1990-03-22 JP JP2072604A patent/JPH03272176A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6459125B2 (en) | 1998-02-26 | 2002-10-01 | Mitsubishi Denki Kabushiki Kaisha | SOI based transistor inside an insulation layer with conductive bump on the insulation layer |
| US6677676B1 (en) | 1999-05-11 | 2004-01-13 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having steady substrate potential |
| JP2017063074A (ja) * | 2015-09-24 | 2017-03-30 | ラピスセミコンダクタ株式会社 | 半導体装置及び半導体装置の製造方法 |
| JP2017063098A (ja) * | 2015-09-24 | 2017-03-30 | ラピスセミコンダクタ株式会社 | 半導体装置および半導体装置の製造方法 |
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