JPH0327450A - マイクロプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、１つのＬＳＩチップ上にマイクロプログラ
ム又は命令を格納するマイクロＲＯ）Ｉを備えたマイク
ロプロセッサに関し、特にマイクロＲＯＭのセルフテス
ト機構に関する。

〔従来の技術〕

半導体製造技術の進歩によりＬＳＩの大規模化が可能に
なってきた。大規模なＬＳＩにおいては、テストにかか
る負荷が全体のＬＳＩの開発負荷の中で占める割合が増
加してきた。この問題に対する１つの解答として、近年
ＬＳＩのテストにおいて内蔵回路によりＬＳＩ　自身に
よってテストさせるセルフテスト方式（ＢＩＳＴ：Ｂｕ
ｉｌｔ　Ｉｎ　Ｓｅｌｆ　Ｔｅａｔ　）が多く採用され
るようになってきた。Ｊ．Ｒ．Ｋａｂａｎ他による”Ｔ
ｅｓｔｉｎｇ　Ａｐｐｏｒｏｃｈｅｓ　ｉｎ　ｔｈｅ　
ＭＣ６８０２０″ＶＬＳＩ　ＤＩ！ＳＩＧＮ　Ｎｏｖ．
１９８４では、マイクロプロセソサの量産時のテスト期
間の短縮と、テストコストとに対するＢＩＳＴの有効性
が説明されている。

最も一般的であり、また有効なＢＩＳＴとして、ＲＯＭ
及びＰし＾の出力をＬＰＳＲ（Ｌ．ｉｎｅａｒ　Ｆｅｅ
ｄｂａｃｋ　Ｓｈｉｆｔｌｉｅｓ　ｉｓ　ｔｅｒ）を用
いてデータを圧縮するシダネチャレジスタを応用する方
式があり、これは多くのＲＯＭ及びＰＬＡを内蔵したＬ
ＳＩにおいて採用された。

シダネチャレジスタの使用方法としては、ＵＳＰ４，４
９０．７８３　ＬＣ．Ｍｃｄｏｕｇｈ他の”ＭＩＣＲＯ
　ＣＯＭＰＵＴＥＲＷＩＴＩＩ　ＳＥＬＦ−ＴＩ！ＳＴ
　ＯＦ　ＭＩＣＲＯＣＯＤＥ″において、ＲＯＭのデー
タを圧縮してシダネチャレジスクに蓄え、その結果を予
め用意したチェソクコードと比較して良品判定を行う方
式が述べられている。またｐ．ｐ．Ｇｅｌｓｉｎｇｅｔ
の”Ｄｅｓｉｇｎ　ａｎｄ　Ｔｅｓｔ　ｏｆ　ｔｈｅ　
８０３８６”ＩＥＥＥ　ＤＢＳＩＧＮ　８　ＴＥＳＴ，
Ｊｕｎｅ　１９８７では、マイクロブロセソサ内のＰＬ
＾とＲＯＭとの出力データを夫々ＬＰＳＲによって圧縮
し、その各別の圧縮された結果をさらに圧縮し、最終的
にＡＬＵで比較して良品判別を行う方式が述べられてい
る。

これらの従来技術からわかることは、ＬＳＩのセルフテ
ストを行う場合、その回路を実現するうえで、外部ピン
の増加及び複雑な制御回路の追加が必要になるというこ
とである。即ちＰＬＡ及びＲＯＭのセルフテストを行う
場合、それに与える入力データ（ＲＯＭの場合はアドレ
ス）を自動生威する必要があり、そのための制御回路及
びそれからの入力データをＬＳＩに入力するためのビン
が必要となる。入力データを自動生威する従来の手法と
して、人力データを格納するレジスタを乱数発生器のよ
うにするか、又はカウンタにすることによりアドレスを
生威するという手法が多く採用されている。

またマイクロプログラム又は命令を格納する内蔵ＲＯＭ
においては、通常内蔵ＲＯＭはカウンク機能を有したア
ドレスポインタを備えているので、その機能をセルフテ
ストでも使用する場合が一般的である。

またＲＯ）Ｉの全てのアドレス及びＰＬＡＯ全積項をチ
ェックするパターンが入力できたことを認識してセルフ
テストを終了する手段が必要であり、その方法としてセ
ルフテストの期間中、セルフテストを制御する信号を外
部ビンから供給する方法及びカウンタが予め定めた｛直
になったことを検出してテストを終了する方法が採用さ
れていた。荒Ｊ文男他によるｔ’ＶＬｓ１プロセンサに
おける検査容易化設計法」電子情報通信学会技術研究報
告Ｖｏｌ．８８ｌｂ　２６９　Ｐ２９　〜３４　ＦＴＳ
８Ｂ−２３　テはマイクロプログラムを格納してあるＲ
ＯｒＩのセルフテスト用に外部ピンからタイミングを考
慮した信号を人力して実行するセルフテストについて述
べられている。この方法では、ＲＯＭのセルフテストに
対してテスト専用の外部ピンからタイミングを制御した
信号を入力して行う必要があり、テストシーケンスが煩
雑なものとなっていた。

第１２図及び第ｌ３図はマイクロ命令を格納したＲＯＭ
の従来のセルフテスト時の構威の一例を示すプロソク図
である。第１２図において、１はマイクロプログラム又
は命令を格納するマイクロＲＯＭであり、該マイクロＲ
ＯＭ　１においてはマイクロアドレスポインタ（以下Ｍ
ＡＤＲという）３にて指定されたアドレスがアクセスさ
れ、そのアドレスに格納されていたマイクロ命令がＬＰ
ＳＲであるマイクロ命令レジスタ（以下ＭＩＲという）
２に格納され圧縮される。

ＭＡＤＲ　３で指定するアドレスはインクリメンタ４に
より１ずつ増加させることができる。ＭＩＲ　２に格納
され圧縮されたマイクロ命令はマイクロ命令デコーダ８
に与えられデコードされると共に、マイクロシーケンヅ
９に与えられる。マイクロシーケンサ９はそれにより次
のアドレスを生或すべ＜ＭＡＤＲ３に信号を送る。また
テスト端子２０からはセルフテストモード信号ＴＭが入
力され、ＭＩＲ２．マイクロシーケンサ９及びＭＡＤＲ
　３にセルフテストモード信号ＴＭが与えられる。セル
フテストモード信号ＴＭは、セルフテスト時のアドレス
のインクリメントを実行させる状態をマイクロＲＯＭ　
１の全てのアドレスのマイクロ命令を読み出すまで保持
するためのものである。そしてマイクロＲＯＭ　ｌ内の
データをテストする場合、マイクロＲＯＭ　１に対して
アドレスをインクリメンタ４を用いて更新させ、すべて
のデータをＬＰＳＲであるＭＩＲ　２に格納していた。

そしてテスト端子２０にセルフテストモード信号ＴＭを
与えることによりこれらを制御している。従ってテスト
端子を追加すると共に、マイクロプロセッサのテストパ
ターンとして、マイクロＲＯＭ　１のセルフテスト期間
を考慮して、その期間のみそのテスト端子をアサートす
る指定を行っていた。

第ｌ３図においては、ＭＡＤＲ　３からのアドレス及び
セルフテストモード信号ＴＭがアドレスデコーダ２１に
与えられている。そしてセルフテストモード信号ＴＭが
テスト端子２０から入力されると、ＭＡＤＲ　３はマイ
クロＲＯＭ　　１のアドレスのインクリメントをインク
リメンタ４により開始する。アドレスデコーダ２ｌは、
アドレス又はアドレスのインクリメンタ出力信号をデコ
ードすることにより、マイクロＲＯＭ１の最終アドレス
を検出する。そしてこの検出信号がマイクロシーケンサ
９に送られ、ＭＡＤＲ　３のインクリメント動作を停止
させていた。しかし、命令の高機能化等の要求により、
マイクロプログラム又は命令を格納する内蔵ＲＯＭの容
量が増加し、そのためアドレス幅が増大し、アドレスデ
コーダを構或するハードウェアの規模がＬＳＩの中で太
きな負担となってきた。

〔発明が解決しようとする課題〕

大規模なＬＳＩ　，特にマイクロプロセソサでは製造後
のテストに要するコストがその製造コストの中で大きな
割合を占めるようになり、そのためセルフテスト回路の
必要性が高くなってきた。しかしながら従来のセルフテ
スト回路では、その実現のために多くの素子を使用する
と共に、マイクロＲＯＭのセルフテストを行う場合に、
外部から制御信号を入力するピンと、セルフテストの終
了タイξングを管理するアドレス及び入力データを演算
するデコーダとが必要であった。またそのようなセルフ
テスト回路を用いたテストパターンを作威するときもテ
スト期間を正確に指定する必要があり、そのようなテス
トパターンはＬＳＩテスタ上でしか有効に使用てきない
ものであった。また、ＬＳＩの大規模化に伴い、外部ピ
ンも増加する要求が高まり、通常機能以外の要因でテス
ト用ピンの如くの外部ピンを増加させることは機能的に
制約が多くなる。また、セルフテストに対して外部から
テストモード信号をタイミングを調えて入力することは
テストパターン作或上の負荷を増大させるものであった
。

この発明は上記のような問題点を解消するためになされ
たものであり、セルフテストを開始する際に、マイクロ
命令によってセットされ、セルフテストを終了する際に
マイクロ命令によってリセットされるプリンプフロソプ
を設け、その出力信号でマイクロＲＯＭのＭＡＤＩ＋の
人力を制御することにより、セルフテストをマイクロプ
ログラムの１つのルーチンプログラムの如く扱い、外部
ピンを追加する必要がなく、少ないハードウェアの追加
で容易にＬＳＩテスタを用いずに実装基板上で使用可能
であり、またテストプログラムの作威を容易にすること
のできるセルフテスト回路を備えたマイクロプロセソサ
を提供することを目的にする。

〔課題を解決するための手段〕

この発明に係るマイクロプロセンサは、通常の処理モー
ドと異なる処理モードであるセルフテストを行うために
、マイクロ命令によりセント，リセ７｝されるモード信
号を生威する信号生威手段を設けて、その制′ａ信号で
マイクロ命令のアドレスを生威するアドレス発生回路を
制御するようにしたものである。

〔作用〕

この発明においては、セルフテストを開始するための開
始マイクロ命令をアクセスすると、それによりモード信
号がセットされ、そのモード信号でアドレス発生回路を
制御し、シーケンシャルにマイクロ命令記憶部のマイク
ロ命令を読み出し、終了マイクロ信号が読みだされると
モード信号がリセントされ、セルフテストが終了するの
で、セルフテストの実行をマイクロプログラムの１つの
ルーチンプログラムとして扱える。

〔実施例〕

以下、この発明をその一実施例を示す図面に基づいて説
明する。

第１図はこの発明に係るマイクロプロセッサの構威を示
すブロック図である。

この発明のマイクロプロセソサの内部を機能的に大きく
分けると、命令フエソチ部５１，命令デコード部５２，
　ＰＣ計算部５３，オペランドアドレス計算部５４，マ
イクロＲＯＭ部５５，データ演算部５６，外部バスイン
ターフェイス（１／Ｆ）部５７に分かれる。第１図では
その他に、外部ヘアドレスを出力するアドレス出力回路
５８と、外部との間でデータを入出力するデータ入出力
回路５９とを他の機能ブロック部と分けて示した。

次に各部について詳述する。

「命令フェソチ部」 命令フェソチ部５１には、ブランチバソファと、命令キ
ューとその制御部等があり、次にフエソチすべき命令の
アドレスを決定して、ブランチバソファや外部のメモリ
からプロセソサ命令をフエソチする。また命令フェソチ
部５１はブランチバソファへの命令登録も行う。

ブランチバソファは小規模であるためセレクティブキャ
ッシュとして動作する。

次にフェソチすべきプロセソサ命令のアドレスは命令キ
ューに入力すべき命令のアドレスとじて専用のカウンタ
で計算される。分岐あるいはジャンプが発生した際には
、新たなブロセソサ命令のアドレスがＰＣ計算部５３ま
たはデータ演算部５６から転送されてくる。

外部のメモリからプロセソサ命令をフエッチする際は、
フェッチすべき命令のアドレスを外部バスインターフェ
イス部５７を通じてアドレス出力回路５８から外部へ出
力することによりデータ人出力回路５９から命令コード
をフエソチする。

バンファリングした命令コードの内、命令デコード部５
２で次にデコードすべき命令コードが命令デコード部５
２へ出力される。

テスト命令は命令フエツチ部５１ではフェソチされない
。

「命令デコード部」 命令デコード部５２では基本的に１６ビソト　（ハーフ
ワード〉単位にプロセソサ命令コードをデコードする。

この命令デコード部５２には第１ハーフワードに含まれ
るオペコードをデコードするＦＨＷデコーダ，第２，第
３ハーフワードに含まれるオペコ１１ １２ −ドをデコードするＮＦＨＷデコーダ，アドレソシング
モードをデコードするアドレソシングモードデコーダが
含まれる。

更に、ＦＨＷデコーダ及びＮＦＨＷデコーダの出力を更
にデコードしてマイクロＲＯＭのエントリアドレスを計
算する第２デコーダ、条件分岐命令の分岐予測を行う分
岐予測機構，オペランドアドレス計算の際のパイプライ
ンコンフリクトをチェソクするアドレス計算コンフリク
トチェック機構等も含まれる。

命令デコード部５２は、命令フェソチ部５ｌから人力さ
れたプロセソサ命令コードを２クロソクにつき０〜６バ
イトデコードする。デコード結果の内、データ演算部５
６での演算に関する情報がマイクロＲＯＭ部５５へ、オ
ペランドアドレス計算に関係する情報がオペランドアド
レス計算部５４へ、ＰＣ計算に関係する情報がＰＣ計算
部５３へそれぞれ出力される。

テスト命令が命令デコード部５２へ入力されることはな
く、従ってデコードされることもない。

「マイクロｌｌｏｌ’１部］ マイクロＲＯＭ部５５にはデータ演算部５６の制御及び
この発明のマイクロプロセソサ各部の診断をする種々の
マイクロプログラムルーチンが格納されているマイクロ
ＲＯＭ，マイクロシーケンサ，マイクロ命令デコーダ等
が含まれる。マイクロ命令はマイクロＲＯＭから２クリ
ックに１度読出される。マイクロシーケンサはマイクロ
プログラムで示されるシーケンス処理の他に、例外，割
込及びトラソプ（この３つをＥＩＴと総称する）の処理
及びテスト割込みをハードウエア的に受付ける。またマ
イクロＲＯＭ部はストアバソファの管理も行う。

プロセソサモードでは、マイクロＲＯＭ部には命令コー
ドに依存しない割込み及び演算実行結果によるフラソグ
情報と、第２デコーダの出力等の命令デコード部５２か
らの出力が入力される。

テストモードでは、マイクロＲＯＭ部はＣＰＵの診断プ
ロセッサとして動作する。テストモードでは第２デコー
ダの出力ではなくデータ入出力回路５９からの出力が直
接マイクロＲＯＭ部へ入力される。

また、テストモードの間は一切の割込みは受付けられな
い。

プロセソサモードでは、マイクロデコーダの出力は主に
データ演算部５６に対して出力されるが、ジャンプ命令
の実行による他の先行処理中止情報等の一部の情報は他
の機能ブロソクへも出力される。

テストモードでは、マイクロＲＯＭ部５５は上記のプロ
セソサモードでの出力に加えて各種の診断制御情報を本
発明のマイクロプロセソサ内部の他のブロソクへ出力す
る。

「オペランドアドレス計算部」 オペランドアドレス計算部５４は、命令デコード部５２
のアドレスデコーダ等から出力されたオペランドアドレ
ス計算に関係する情報によりハードワイヤード制御され
る。このオペランドアドレス計算部５４ではオペランド
のアドレス計算に関する大半の処理が行われる。メモリ
間接アドレンシングのためのメモリアクセスのアドレス
及びオペランドアドレスがメモリにマップされたＩ／Ｏ
領域に入るか否かのチェソクも行われる。

オペランドアドレス計算部５４でのアドレス計算結果は
外部バスインターフェイス部５７へ送られる。

なお、アドレス計算に必要な汎用レジスタやプログラム
カウンタの値はデータ演算部５６から入力される。

メモリ間接アドレッシングを行う場合は、オペランドア
ドレス計算部５４は参照すべきメモリアドレスを外部バ
スインターフェイス部５７を通じてアドレス出力回路５
８から外部へ出力し、データ人出力部５９から入力され
た間接アドレス値を命令デコード部５２をそのまま通過
させてフェッチする。

ｒｐｃ計算部」 ｐｃ計算部５３は命令デコード部５２から出力されるＰ
Ｃ計算に関係する情報によりハードワイヤードに制御さ
れ、命令のｐｃ値を計算する。本発明のマイクロプロセ
ソサのプロセッサ命令は可変長命令であり、命令をデコ
ードしてみないとその命令の長さが判明しない。ＰＣ計
算部５３は、命令デコード部５２から出力される命令長
をデコード中の命令のｐｃ値に加算することにより次の
命令のｐｃ値を作り出１５ １６ す。

ｐｃ計算部５３での計算結果は各命令のｐｃ値として命
令のデコード結果と共に出力される。

「データ演算部」 データ演算部５６はマイクロプログラムにより制御され
、マイクロＲＯＭの出力であるマイクロ命令に従って各
命令の機能を実現するために必要な演算をレジスタファ
イルと演算器とを使用して実行する。

プロセソサ命令の演算対象となるオペランドがアドレス
あるいは即値である場合は、オペランドアドレス計算部
５４で計算されたアドレスあるいは即値は外部バスイン
ターフェイス部５７を通過してデータ演算部５６へ入力
される。また、プロセソサ命令の演算対象となるオペラ
ンドがＣＰＵ外部のメモリにあるデータである場合は、
アドレス計算部５４で計算されたアドレスをバスインタ
ーフェイス部５７がアドレス出力回路５８から出力する
ことによりＣＰｕ外部のメモリからフェソチされたたオ
ペランドはデータ人出力回路５９からデータ演算部５６
へ入力される。

テストモードでロード命令を実行した場合には、演算対
象となる即値オペランドがデータ人出力回路５９からデ
ータ演算部５６へ入力される。

演算器として｛まＡＬＵ，バレルシフタ，プライオリテ
ィエンコーダあるいはカウンタ　シフトレジスタ等があ
る。レジスタファイルと主な演算器との間は３つのバス
で結合されており、１つのレジスク間演算を指示する１
マイクロ命令が２クロソクサイクルで処理される。

データ演算の際に外部のメモリをアクセスする必要があ
る場合は、マイクロプログラムの指示により外部バスイ
ンターフェイス部５７を通してアドレス出力回路５８か
らアドレスがＣＰＵ外部へ出力されることにより、デー
タ入出力回路５９を通して目的のデータがフエソチされ
る。

外部のメモリにデータをストアする場合は、外部バスイ
ンターフェイス部５７を通じてアドレス出力回路５８か
らアドレスが出力されると同時に、データ入出力回路５
９からデータがｃｐｕ外部へ出力される。オペランドス
トアを効率的に行うためデータ演算部５６には４バイト
のストアバソファが備えられている。

ジャンプ命令の処理，例外処理等の結果、新たな命令ア
ドレスをデータ演算部５６が得た場合は、データ演算部
５６はこれを命令フェフチ部５１とＰＣ計算部５３とへ
出力する。

「外部バスインターフェイス部」 外部バスインターフェイス部５７は、プロセソサモード
においては本発明のマイクロプロセソサの入出力ピンを
介しての通信を制御する。メモリのアクセスはすべてク
ロソク同期で行われ、最小２クロックサイクルで行うこ
とができる。

メモリに対するアクセス要求は命令フェソチ部５１，ア
ドレス計算部５４及びデータ演算部５６から独立に生じ
る。外部バスインターフエイス部５７はこれらのメモリ
アクセス要求を調停する。更に、メモリと本発明のマイ
クロプロセサとを結ぶデータパスサイズである３２ビッ
ト（１ワード）の整置境界を跨ぐメモリ番地に位置する
データのアクセスは、このブロック内でワード境界を跨
ぐことが自動的に検知され、２回のメモリアクセスに分
解して行われる。

ブリフェソチ対象のオペランドとストア対象のオペラン
ドとが重なる場合のコンフリクト防止処理及びストアオ
ベランドからフェソチオペランドへのバイパス処理も外
部バスインターフェイス部５７が行う。

テストモードでは、外部バスインターフェイス部５７は
一切のメモリアクセス要求を受付けない。

テストモードでは、データ入出力回路５９とアドレス出
力回路とはマイクロＲＯＭ部５５から直接制御さｌ９ ２０ 第２図はこの発明のマイクロブロセソサのマイクロＲＯ
Ｍ部におけるマイクロ命令アドレスの制御回路を示すプ
ロソク図である。図において、１はマイクロプログラム
又はマイクロ命令を格納するマイクロＲＯＭであり、８
亥マイクロＲＯＭ　　１においてはＭＡＤＲ　３にて指
定されたアドレスがアクセスされ、そこに格納されたマ
イクロ命令がＭＩＲ　２に出力される。ＭＩＲ　２には
後述するフリソプフロンプのＱ出力であるテストモード
信号Ｔ−ＭＯＤＥが与えられており、テストモード｝言
号Ｔ−１’ｌＯＤＦｔがセントされるとＭＩＲ　２がＬ
ＦＳＲ化し、マイクロＲＯＭ　　１からのマイクロ命令
を圧縮して蓄積する。テストモード信号Ｔ−１’ＩＯＤ
Ｉ！がセットされていないとき、ＭＩＲ　２はマイクロ
ＲＯＭ１から出力されたマイクロ命令を格納し、それを
マイクロ命令デコーダ８に送る。マイクロ命令デコーダ
８はマイクロ命令をデコードし、その制御信号をマイク
ロシーケンサ９に送ると共に、マイクロＲＯＭ　ｌ内に
格納されたマイクロＩＩＯＭテストオヘペレーションの
マイクロ命令がデコードされるとセント信号をフリンプ
フロソプ７のセント端子に送る。フリソプフロソプ７は
それによりテストモード信号Ｔ−ＭＯＤＥをセントし、
Ｑ端子からＭＩＲ　２に出力する。またフリソプフロソ
プ７の百端子からの出力はＡＮＤゲート６の一端に与え
られる。ＡＮＤゲート６の他端にはマイクロシーケンサ
９からの出力が与えられ、ＡＮＤゲート６の出力はＮチ
ャンネルのトランスごソションゲート５のゲートに与え
られている。トランスξソションゲート５はジャンプ命
令等の分岐処理時及び別の命令を処理する場合のマイク
ロ命令のＭＡＤＲ　３へのアドレスの取り込みを制御す
るものであり、命令デコード部５２とマイクロＩＩＯＭ
　１との間に設けられ、反転テストモード信号「罰ホ及
びマイクロシーケンサ９の出力により制御される。

トランスξソションゲート５が閉じた場合、ＭＡＤＲ３
からの出力されたアドレスはインクリメンタ４に与えら
れ、指定するアドレスを１つずつ更新する。

第３図はマイクロ命令処理回路の構成を示すブロソク図
であり、命令デコード部５２によって、その命令が処理
されるべきマイクロプログラムの先頭のマイクロ命令の
アドレス情報（エントリアドレス）と、その命令が実行
される段階で用いるデータサイズ情報等のパラメータと
が出力され、４つのＲコードレジスタ１６．　１７・・
・に格納される。格納されたエントリアドレスはマイク
ロシーケンサ９からの指示によりトランスファゲート５
を介してＭＡＤＲ　３に送られる。ＭＡＤＲ　３は与え
られたエントリアドレスによりマイクロＲＯＭのアドレ
スを指定し、そのアドレスからマイクロ命令がＭＩＲ　
２に対して読み出される。その後ＭＡＤＲ　３はインク
リメンタ４を使ってアドレスの更新を行うと共に、マイ
クロＲＯＭの出力信号の一部であるマイクロ命令アドレ
ス情報が旧Ｒ２から分岐先アドレスレジスタ（以下ＭＮ
ＡＲという）１１に転送される。またマイクロスタンク
レジスタ　（以下ＭＳＴＲという）１０へはサブルーチ
ンジャンプ時にインクリメンタ４によりインクリメント
されたアドレスが戻り先アドレスとして転送される。な
お第３図に示す構威の回路ではマイクロプログラムにお
いて１階層のサブルーチンしか作ることができない。

そしてマイクロＲＯＭ　１の出力信号群のうち、マイク
ロプログラムのシーケンス制御を行う情報によってジャ
ンプ又はリターンが指定されると、インクリメントされ
たＭＡＤＲ　３のアドレスがさらにＭＮＡＲＩＩ，　Ｍ
ＳＴＲＩＯからのデータによって更新される。

マイクロシーケンサ９はＭＩＲ　２からのシーケンス制
御の情報を受けて、命令デコード部５２からＭＡＤＲ３
につながるアドレスバスにどのレジスタからのデータを
出力するかの指示を出す。その場合、マイクロプログラ
ムで分岐処理を行わない場合は、インクリメンタ４によ
りシーケンシャルなマイクロ命令アドレスをするので、
門＾ＤＲ３にＭＮＡＲＩＩ，　ＭＳＴＲ１０からデータ
が転送されない。即ち、第２図のトランスミッションゲ
ート５が閉したままとなっている。

またＢＩＴ（例外，割り込み，トラソプ）処理が必要と
なり、ＥｒＴフラグレジスタｌ４にＥＩＴフラグが与え
られると、ＥＩＴエントリデコーダ１３でその処理内容
を判断する。そして命令を中断してＥＩＴ対２３ ２４ 応の処理に移る場合に、その処理用のマイクロ命令アド
レスを生威するために使用するのがＢＩＴ前処理アドレ
スレジスタｌ２である。

マイクロ命令のアドレスがＭＡＤＲ　３に取り込まれる
と、マイクロＲＯＭ　１のそのアドレスに格納されたマ
イクロ命令が読み出され、旧Ｒ２を介してマイクロ命令
デコーダ８に送られ、実行制御信号が生或される。この
発明のマイクロプロセッサではマイクロプログラムのシ
ーケンス制御命令として大きく分けて以下の４種類があ
る。

ＪＭＰ　（ジャンプ） ＪＳＲ　（サブルーヂンジャンプ） ＲＴＳ　（サブルーチンリターン） ＮＯＰ これら４つのシーケンス制御命令のオペレーションに対
する処理手順について第３図を用いて説明する。

ｉｌｌ　　ＪＭＰ ジャンプとはマイクロプログラムにおいて、次にアクセ
スするマイクロ命令のアドレスに分岐することであり、
その場合ＭＮＡＲＩＩの値がＭＡＤＲ　３に転送される
。マイクロ命令の一部のフィールトは飛び先番地を示し
ており、そのデータはマイクロＲＯＭ　１がアクセスさ
れるたびにＭＮＡＲＩＩに転送される。

（２１ＪＳＲ サブルーチンジャンプの場合、ジャンプと同様にＭＮＡ
ＲＩＩの値がＭＡＤＲ　３に転送されるが、それと同時
にその転送される前のｌ’ｌＡＤＲ　３の値をインクリ
メントした値が戻り先アドレスとしてＭＳＴＲＩＯに転
送される。

１３１　　ＲＴＳ サブルーチンリターンの場合、ＭＳＴＲＩＯの値がＭＡ
ＤＲ３に転送される。

＋４１ＮＯＰ 上記１）〜（３）の場合、マイクロ命令のアドレスは全
てＭＡＤＲ　３以外の各レジスタから供給されていたが
、ＮＯＰ，即ちマイクロ命令シーケンシャルに実行する
場合、トランスミッションゲート５を閉じることにより
ＭＡＤＲ　３にはインクリメンタ４により前の処理のＭ
ＡＤＲ　３の値を更新した値が入る。

これら４つのオペレーションを拡張して、このマイクロ
プロセソサではシーケンス制御用に７ビットのフィール
ドを備えている。

第４図はこのマイクロプロセッサのマイクロ命令のフォ
ーマントを示す図であり、マイクロ命令は全体で１１１
ビットの長さがある。マイク１ロ命令の第３３ビット〜
第３９ピントまでの７ビットがマイクロ命令のシーケン
スを制御するシーケンスフィールドＳＥＱである。そし
てそのシーケンスフィールドＳＢＱで示されるオペレー
ションとして１７種類がある。

第５図はｌ７種類のシーケンスフィールドＳＥＱのオペ
レーションを示す図であり、以下それらのオペレーショ
ンいくつかについて説明する。

・ｎｅｘｔ ：命令が複数のマイクロ命令のエントリアドレスを生威
する場合、１つのエントリアドレスが終了したことを示
すオペレーション・ｅｘｉｔ ＝　１つの命令のマイクロプログラムの終了を示すオペ
レーション ・ｅＸｉｔｘ ：　ｅｘｉｔと同様のオペレーションであるが、ブレー
クポイント検出等のデバソグサボ−１・機構を抑止する
モードであることを示すオペレーション ・ｉｆ　ｊ＝１　ｔｈｅｎ　ｅｘｉｔ ：　ｊとは条件の戒立、不威立を示すビソトで、第４図
に示すマイクロ命令の条件フィールドＣＯＮＤで条件が
指定される。このオペレーションは条件が戒立したらｅ
ｘｉｔすることを示す。

・ｉｆ　ｊ＝ｏ　ｔｈｅｎ　ｅｘｉｔ ：上記の場合と反対で、条件が不或立だったらｅｘｉｔ
することを示す。

・ｊ　ｕｍｐ ：第４図のＡＤＤＲＥＳＳフィールドで指定したマイク
ロ命令アドレスにジャンプする。

２７ ２８ ・ｃａｌ１ ：サブルーチンコールを示す。第４図のＡＩ）ＤＲＢＳ
Ｓフィールドで指定したマイクロ命令アドレスにジャン
プする。

１　ｒｅｔｕｒｎ ：サブルーチンリターンを示す。

・ＨＯＰ ：現在のマイクロ命令アドレスをインクリメントしたア
ドレスを次にアクセスする。

上記のオペレーションを使いわけることによって、マイ
クロプログラムを作威している。また、第４図のマイク
ロ命令フォーマットの中で、ＢＩＴフィールドのオペレ
ーションとしてマイクロ命令デコーダ８の機能切り替え
を指定するものがあり、その機能によりＳＩＺＥフィー
ルドがテスｌ・用のオペレーションに変更される。第６
図にこのマイクロプロセソサが備えるテスト用のマイク
ロオペレーションを示す。

このマイクロプロセソサはテスト回路を機能させる動作
モードとしてテストモードを備えており、そのモードに
はテスト用の外部ピンであるＴＥＳＴ　＃ピンを１クロ
ソク以上アサー卜すること、もしくはマイクロ命令の１
つであるテストオペレーションによって入ることができ
る。テストモードはテスト時にパイプラインステージを
停止させ、また外部バスの制御方法を変えるために必要
である。

テストモードで第６図に示す”ｓｔａｒｔ　ｍｉｃｒｏ
−　ＲＯＭｔｅｓｔ”のオペレーションを実行すると、
第２図中のフリップフロソプ７がセットされる。そのフ
リソプフロソプ７の出力によってマイクロ命令のシーケ
ンスフィールドＳＥロとしてマイクロ命令デコーダ８に
送られる信号のうち、第５図中の３３ビット目が”Ｏ（
Ｂ）″に固定され、シーケンスフィールドＳＥＱのマイ
クロ命令としては常にｌ！ＸＩＴするオペレーションは
実行されない。そのためマイクロＲＯＭ部５５としては
命令デコード部５２からのマイクロアドレスを待つこと
なく処理を続けられる。そして同時にフリップフロソプ
７の出力信号Ｔ−ＭＯＤＥによりＭＩＲ　２がＬＰＳＲ
となり、マイクロＲＯＭ　１の出力データを圧縮して蓄
積する。マイクロ命令のシーケンスフィールドＳＥロが
常にＥＸＩＴ以外になり、かつ門＾ＤＲ３の更新を制御
するトランスミッションゲート５が開かないように固定
されているので、マイクロシーケンサ９はＭＡＤＲ　３
のインクリメント結果をＭＡＤＲ　３に戻して使用し続
ける。その結果マイクロＲＯＭ　１の出力がシーケンシ
ャルに読み出され、全てのマイクロＲＯ？Ｉ　１のアド
レスが読み出された最後に、”ｓｔｏｐ　ｍｉｃｒｏ−
　ＲＯＭ　ｔｅｓｔ”のオペレーションを実行すること
によってマイクロＲＯＭ　１のセルフテストが終了する
。読み出された全てのマイクロ命令はＬＰＳＲであるＭ
ＩＲ　２に蓄積される。このマイクロプロセソサでは旧
Ｒ２に蓄積される最終的な期待値が０になるようにマイ
クロＲＯＭ　１の未使用アドレス部分の一部にプログラ
ムされている。

第９図はこの発明のマイクロプロセソサの旧Ｒの詳細プ
ロソク図である。

ＭＩＲ　２は出力レジスタ２１と、１１１人力１出力の
ＮＯＲゲート回路２２とから構威され、出力レジスタ２
ｌは１１２ビソト構威のレジスタであり、テストモード
信号Ｔ−ＭＯＤＥによりＬＦＳＲ化し、マイクロＲＯＭ
　　１の出力を蓄積する。出力レジスタ１の各ビソト出
力信号Ｒ０〜Ｒ．。はマイクロ命令デコーダ８に与えら
れると共にＮＯＲゲート回路５２に与えられる。そして
、ＭＩＲ’２の出力の各ビソト出力信号Ｒ。−Ｒ＋ｔｏ
の論理和をとり、それを反転してマイクロＲＯＭ　１の
セルフテスト結果フラグとしてマイクロシーケンサ９で
保持する。このようにして、通常処理と同様にマイクロ
ＲＯＭ　１のセルフテストをマイクロプログラムとして
容易に組み込むことができる。

即ち、マイクロＲＯＭ　１のセルフテスト時、１つのシ
ーケンシャルなマイクロプログラムを実行しているのと
同様の処理をマイクロシーケンサ９が行っているわけで
ある。

なお、各ビソト出力信号Ｒ０〜ＲＩＩＯはマイクロ命令
デコーダ８にもあたえられているが、データの有効・無
効を示す図示しない有効信号がテスト時に無効となり、
データはマイクロ命令デコーダ８でデコードされても実
行されないようになっている。

マイクロプロセソサにおいてセルフテストは、３１ ３２ 量産時のＬＳＩにかかるテストコストを削減することを
目的としており、そのため簡単な方法でセルフテストを
起動できることは、マイクロプロセソサの機能として重
要である。このマイクロプロセッサではリセット信号入
力時に図示しないＦＬＯＡＴ＃ピンをアサートすること
によってセルフテストを起動することができる。第７図
にこのマイクロプロセソサのセルフテスト処理フローを
示す。まず、ＲＥＳ［！Ｔｌピンアサート時に、ＦＬＯ
ＡＴ　Ｉｔビンが同時にアサートされているか否かを判
定し（Ｓ４０）、同時にアサ一卜されている場合、セル
フテストが起動される。ＦＬＯＡＴ　＃ピンがアサー卜
されていない場合、ステップ４４に飛び、通常のリセッ
トシーケンスが起動される。このマイクロプロセソサで
はセルフテストはマイクロＲＯＭ　１と命令デコード部
５２のＰＬＡとデータ演算部５６とに対して行う。この
マイクロプロセッサはこれらのセルフテストの手順はす
べてマイクロプログラム内に書き込まれている。このマ
イクロプロセソサのマイクロプログラムの構威を第８図
に示す。このマイクロプロセッサではマイクロ命令のア
ドレスとして１２ビント備えているが、４ＫワードのＲ
ＯＭは内蔵していない。即ち、アドレスとして存在しな
いワードがある。第８図において”ＦＯ２（Ｈ）”番地
はマイクロＲＯＭｌ上に存在しない。このマイクロブロ
セソサではテスト関係のマイクロプログラムは“ＦＯＯ
　（Ｉｔ）　”から”Ｆ７Ｆ（Ｈ）”に記述されている
。リセット時に、ＦＬＯＡＴ臂ピンが了サー卜されてい
れば”ＦＯ３　（｝ｌ）　”のマイクロ命令アドレスが
、アサートされていなければ”ＦＯＯ（Ｈ）″のマイク
ロ命令アドレスが夫々生威される。マイクロ命令アドレ
スとして“ＦＯ３　（Ｈ）”が指定されると、まず”ｓ
ｔａｒｔ　ｍｉｃｒｏ−　ＲＯＭ　ｔｅｓｔ”のオペレ
ーションが実行され、マイクロＲＯＭ　１のセルフテス
トを上記方法により実行する。そしてマイクロ命令アド
レスのインクリメントを続け、“ＦＯＩ　（Ｈ）”が指
定された時、“ｓｔｏｐ　　ｍｉｃｒｏ−　ＲＯＭ　ｔ
ｅｓｔ”が実行され、マイクロＲＯＭ　１のセルフテス
トが終了する（Ｓ４１）。そして同時に“ＦＯＩ　（Ｈ
）　”のマイクロ命令アドレスで“Ｆ５［！　（Ｈ）″
番地ヘジャンプし、命令デコード部５２のＰＬＡのテス
トを開始する（Ｓ４２）。以下、データ演算部５６のテ
ストを行った後（Ｓ４３）、リセットシーケンスのマイ
クロアドレスにジャンプし、リセットシーケンスを開始
（Ｓ４４）　　Ｌた後命令の実行を行う（Ｓ４５）。

またリセット時ＦＬＯＡＴ　Ｉピンがアサートされ″ｓ
ｔａｒｔ　ｍｉｃｒｏ　ＲＯＭ　ｔｅｓｔ″のオペレー
ションが実行されると第２図のフリソプフロソプ７がセ
ットされ、フリソプフロップの出力信号であるテストモ
ード信号Ｔ−ＭＯＤＥが“１”になる。これによってト
ランスミソションゲート５が閉じられＭＡＤＲ　３はイ
ンクリメンタ４の出力しか取り込めず、マイクロＲＯＭ
　　１のアドレスはインクリメンタ４によりインクリメ
ントされ、シーケンシャルに指定される。

また、テストモード信号Ｔ−ＭＯＤＥがセントされるこ
とによって、マイクロＲＯＭ　１の出力レジスタ２１が
ＬＦＳＲ化し、マイクロＲＯＭ　１の出力を蓄積する。

出力レジスタ２１の出力信号Ｒ０〜Ｒ．。はマイクロ命
令デコーダ８に送られると共に、ＮＯＲゲート回路２２
の入力信号となる。このマイクロプロセソサではマイク
ロＲＯＭ　　１のセルフテスト終了時に、正しく動作す
ればＬＰＳＲである出力レジスタ２１の出力信号がすべ
てＯになるので、ＮＯＩ１ゲート回路２２の出力信号で
あるテスト結果信号ＴＥＳＴ−Ｚがセットされる。

ｉｌＱ図にマイクロＲＯＭのセルフテスト実行時のタイ
ムチャートを示す。

ＲＥＳＥＴＩピンとＦＬＯＡＴ　＃ピンとが同時にアサ
ー卜されるとＭＡＤＲ　３に“ＦＯ３　（Ｈ）″がセン
トされ、マイクロＲＯＭ　１のアクセスを行う。そして
、そのマイクロ命令のアドレスのオペレーションにより
フリソブフロソプ７からのテストモード信号Ｔ−ＭＯＤ
Ｅがセントされる。そしてトランスξソションゲート５
が閉じ、インクリメンタ４によりシーケンシャルなマイ
クロ命令アドレスの読み出しが続き、“ＦＯＩ　（Ｈ）
″のアドレスが読みだされると、テストモード信号Ｔ−
ＭＯｌ）Ｅがリセットされるとともに、テスト結果が正
常ならば、ＮＯＲゲート回路２２からのＴＥＳＴ−Ｚが
セントされる。この信号をランチしておいて最終的にマ
イクロＲＯＭ　１の異常の有無を判断する。

一般に、マイクロプログラムの中で条件判断するような
場合は、演算器等から出力されるさまざ３５ ３６ まなフラグ情報を使用する。例えば、ある回数同一の処
理を行うような場合には、ループカウンタにその回数を
セットし、処理を行う度にそのループカウンタをデクリ
メントしていき、ループカウンタのゼロ（Ｚ）フラグが
１になったら、処理を終了するというように処理を行う
。このマイクロプロセソサでは第６図の条件フィールド
ＣＯＮＤで条件判定に用いるフラグ情報を指定するよう
になっている。第１ｌ図に条件フィールドＣＯＮＤで指
定できるフラグ情報の一部を示す。条件フィールドＧＯ
ＮＯは５ビソト、の構或で、第１１図に示す威立条件が
或り立てば、それを用いてマイクロプログラムの分岐を
制御することができる。条件フィールドＣＯＮＤで指定
できるフラグ情報の１つとしてマイクロＲＯＭ１のセル
フテスト結果フラグ（ＭＲＯＭ：Ｚ＝１）を参照するこ
とができるので、テスト結果の判定もマイクロプログラ
ム内ですることができる。

〔発明の効果〕

以上説明したとおり、この発明においてはマイクロＲＯ
Ｍにセルフテストの開始，終了命令を記憶しておくと共
に、それらによりセノト，リセットされるフリソプフロ
ソプを設け、その出力信号でＭＡＤＲの入力を制御する
ことにより、セルフテストをマイクロプログラムの１つ
のルーチンプログラムとして扱い、外部ピンの追加を不
要となし、少ないハードウエアの追加でＬＳＩテスタを
用いずにセルフテストできる等優れた効果を奏する。

【図面の簡単な説明】

第ｌ図はこの発明に係るマイクロプロセソサの構戒を示
すブロソク図、第２図はマイクロＲＯＭ部のアドレス制
御回路のブロック図、第３図はマイクロ命令処理回路の
ブロソク図、第４図はマイクロ命令のフォーマット図、
第５図はシーケンスフィールドのオペレーションを示す
図、第６図はテスト用のマイクロオペレーションを示す
図、第７図はテストモードの動作を示すフローチャート
、第８図はマイクロＲＯＭ内のマイクロプログラムの構
或を示すアドレスマップ、第９図は？ＩＩＨの詳細プロ
ソク図、第１０図はセルフテスト実行時のタイムチャー
ト、第１１図は条件フィールドのオペレーションを示す
図、第１２図及び第１３図は従来のマイクロＲＯＭのセ
ルフテスト時の構威の一例を示すブロック図である。 １・・・マイクロＲＯＭ　　　２・・・旧Ｒ　　３・・
・ＭＡＤＲ　　４・・・インクリメンタ　５・・・トラ
ンストノションゲート６・・・ＡＮＤゲート　７・・・
フリソプフロップ　８・・・マイクロ命令デコーダ　９
・・・マイクロシーケンサなお、図中、同一符号は、同
一又は相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 １）マイクロ命令が連なったマイクロプログラムを記憶
   するマイクロ命令記憶部と、該マイクロ命令記憶部から
   読出したマイクロ命令を保持するマイクロ命令保持レジ
   スタと、該マイクロ命令保持レジスタに保持するマイク
   ロ命令に応じて前記マイクロ命令記憶部からマイクロ命
   令を読出すアドレスを生成するアドレス発生回路とを有
   するマイクロプロセッサにおいて、 前記マイクロ命令記憶部は通常の処理モードとは異なる
   処理モードでの開始及び終了を実行する開始マイクロ命
   令及び終了マイクロ命令を記憶してあり、 前記開始マイクロ命令によりセットされ、 前記終了マイクロ命令によりリセットされるモード信号
   を生成する信号生成手段と、 該モード信号により前記アドレス発生回路を制御する手
   段と を備えることを特徴とするマイクロプロセッサ。