JPS62197831A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS62197831A JPS62197831A JP61039187A JP3918786A JPS62197831A JP S62197831 A JPS62197831 A JP S62197831A JP 61039187 A JP61039187 A JP 61039187A JP 3918786 A JP3918786 A JP 3918786A JP S62197831 A JPS62197831 A JP S62197831A
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- JP
- Japan
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- instruction
- fifo
- address
- instructions
- circuit
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- Pending
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- Advance Control (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、データ処理技術さらにはプログラムを構成
する命令の取込み方式に適用して特に有効な技術に関し
、例えば実行中の命令以外にそれに続くいくつかの命令
を前もって取込み可能にされたマイクロコンピュータに
利用して有効な技術に関する。
する命令の取込み方式に適用して特に有効な技術に関し
、例えば実行中の命令以外にそれに続くいくつかの命令
を前もって取込み可能にされたマイクロコンピュータに
利用して有効な技術に関する。
°［従来の技術］
従来提案されているマイクロコンピュータには。
実行中の命令以外に次に続くいくつかの命令を前もって
取り込んでおくＦＩＦＯ（ファーストイン・ファースト
アウト）方式の命令レジスタを有するようにされたもの
がある。このように、ＦＩＦＯ方式の命令レジスタに予
め次の命令を取り込んでおくことによって、プログラム
の実行の高速化が可能になる。
取り込んでおくＦＩＦＯ（ファーストイン・ファースト
アウト）方式の命令レジスタを有するようにされたもの
がある。このように、ＦＩＦＯ方式の命令レジスタに予
め次の命令を取り込んでおくことによって、プログラム
の実行の高速化が可能になる。
ところで、ユーザが新たにマイクロコンピュータ・シス
テムやそのソフトウェアを開発した場合、エミュレーシ
ョンを行なってデバッギングを行なうことが多い。
テムやそのソフトウェアを開発した場合、エミュレーシ
ョンを行なってデバッギングを行なうことが多い。
そのようなエミュレーションにおいては、プログラム中
のある命令を実行した時点でプログラムの実行を中断し
たり、ある時点からバス上のデータをメモリにトレース
したりする。そして、このトレースされたメモリの内容
を解析することで。
のある命令を実行した時点でプログラムの実行を中断し
たり、ある時点からバス上のデータをメモリにトレース
したりする。そして、このトレースされたメモリの内容
を解析することで。
プログラムの暴走要因などを解明して、プログラムやシ
ステムのデバッギングが容易に行なえるようになる。
ステムのデバッギングが容易に行なえるようになる。
そのため、エミュレーション中にデータバスやアドレス
バスを監視して、ブレークポイントやトレースポイント
を検出することが行なわれる。
バスを監視して、ブレークポイントやトレースポイント
を検出することが行なわれる。
［発明が解決しようとする問題点］
前述したように前もって複数の命令をフェッチするＦＩ
ＦＯレジスタを有するマイクロコンピュータにおいては
、エミュレーションを行なう場合、実際にバス上に現れ
る命令やアドレスは、実行中の命令とは異なることにな
る。そのため、正しいブレークポイントでプログラムの
実行を中断したり、所望の時点からトレースを開始した
りすることができない。
ＦＯレジスタを有するマイクロコンピュータにおいては
、エミュレーションを行なう場合、実際にバス上に現れ
る命令やアドレスは、実行中の命令とは異なることにな
る。そのため、正しいブレークポイントでプログラムの
実行を中断したり、所望の時点からトレースを開始した
りすることができない。
そこで、通常の命令のプリフェッチを行なうモードの他
、命令のプリフェッチを行なわずに、一つずつ命令のフ
ェッチを行なうモードを設け、これをコントロールレジ
スタで切り換えることで。
、命令のプリフェッチを行なわずに、一つずつ命令のフ
ェッチを行なうモードを設け、これをコントロールレジ
スタで切り換えることで。
エミュレーションの際に所望の時点でプログラムの実行
を中断したりトレースを開始したりできるようにされた
マイクロコンピュータも提案されている（ＰＲＥＮＴＩ
ＣＥ−ＨＡＬＬ、ＩＮＣ，。
を中断したりトレースを開始したりできるようにされた
マイクロコンピュータも提案されている（ＰＲＥＮＴＩ
ＣＥ−ＨＡＬＬ、ＩＮＣ，。
Ｅｎｇｌｓｗｏｏｄ Ｃ１１ｆｆｓ ｒＭｃ６８０２
０ ３２−Ｂｉｔ Ｍｉｃｒｏｐｒｏｃａｓｓｏｒ
Ｕｓｅｒ’ ｓ Ｍａｎｕａｌ、７−２，３Ｊ参
照）。
０ ３２−Ｂｉｔ Ｍｉｃｒｏｐｒｏｃａｓｓｏｒ
Ｕｓｅｒ’ ｓ Ｍａｎｕａｌ、７−２，３Ｊ参
照）。
しかしながら、このようなモード切換え方式によるエミ
ュレーションでは、エミュレーションの際のシステムの
動作と、ユーザ・プログラムを走らせた場合の実際のシ
ステムの動作が一致しなくなるという不都合がある。
ュレーションでは、エミュレーションの際のシステムの
動作と、ユーザ・プログラムを走らせた場合の実際のシ
ステムの動作が一致しなくなるという不都合がある。
この発明の目的は、複数個の命令を前もって取り込むこ
との可能な命令レジスタを有するマイクロコンピュータ
において、実際の使用状態と同じような動作によるエミ
ュレーションを行なえるようにすることにある。
との可能な命令レジスタを有するマイクロコンピュータ
において、実際の使用状態と同じような動作によるエミ
ュレーションを行なえるようにすることにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
［問題点を解決するための手段］
本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
を説明すれば、下記のとおりである。
すなわち、複数個の命令を前もって取り込むことの可能
な命令レジスタを有するマイクロコンピュータに、現在
実行中の命令のアドレスとプリフェッチ用のアドレスと
の差（以下オフセットと称する）を演算する手段を設け
、このオフセット値と共に命令レジスタにプリフェッチ
された命令を無効にするための制御信号を外部へ出力さ
せるようにするものである。
な命令レジスタを有するマイクロコンピュータに、現在
実行中の命令のアドレスとプリフェッチ用のアドレスと
の差（以下オフセットと称する）を演算する手段を設け
、このオフセット値と共に命令レジスタにプリフェッチ
された命令を無効にするための制御信号を外部へ出力さ
せるようにするものである。
［作用］
上記した手段によれば、マイクロコンピュータの外部デ
ータバスに内部の命令レジスタと同じようなＦＩＦＯメ
モリ（もしくはレジスタ）を接続してバス上の信号の取
込みを行なえば、上記オフセット値から実行中の命令を
知ることができると共に、プリフェッチされた命令を無
効にするための制御信号によりトレース用のＦＩＦＯメ
モリの内容を、マイクロコンピュータ内部の命令レジス
タの内容と常に一致させることができるという作用によ
り、実際の使用状態と同じような動作によるエミュレー
ションを行なえるようにするという上記目的を達成する
ことができる。
ータバスに内部の命令レジスタと同じようなＦＩＦＯメ
モリ（もしくはレジスタ）を接続してバス上の信号の取
込みを行なえば、上記オフセット値から実行中の命令を
知ることができると共に、プリフェッチされた命令を無
効にするための制御信号によりトレース用のＦＩＦＯメ
モリの内容を、マイクロコンピュータ内部の命令レジス
タの内容と常に一致させることができるという作用によ
り、実際の使用状態と同じような動作によるエミュレー
ションを行なえるようにするという上記目的を達成する
ことができる。
［実施例］
第１図には、本発明をマイクロコンピュータ（マイクロ
プロセッサおよびシングルチップマイコンを含む）に適
用した場合の一実施例が示されている。
プロセッサおよびシングルチップマイコンを含む）に適
用した場合の一実施例が示されている。
特に制限されないが、図中鎖線Ａで囲まれた各回路ブロ
ックは単結晶シリコン基板のような一個の半導体チップ
上において形成される。
ックは単結晶シリコン基板のような一個の半導体チップ
上において形成される。
この実施例のマイクロコンピュータは、マイクロプログ
ラム制御方式の制御部を備えている。すなわち、マイク
ロコンピュータが形成されるＬＳＩチップＡ内には、マ
イクロプログラムが格納されたマイクロＲＯＭ （リー
ド・オンリ・メモリ）１が設けられている。マイクロＲ
ＯＭ１は、マイクロアドレスデコーダ５によってアクセ
スされ、マイクロプログラムを構成するマイクロ命令を
順次出力する。
ラム制御方式の制御部を備えている。すなわち、マイク
ロコンピュータが形成されるＬＳＩチップＡ内には、マ
イクロプログラムが格納されたマイクロＲＯＭ （リー
ド・オンリ・メモリ）１が設けられている。マイクロＲ
ＯＭ１は、マイクロアドレスデコーダ５によってアクセ
スされ、マイクロプログラムを構成するマイクロ命令を
順次出力する。
マイクロアドレス発生回路４は、命令レジスタ３にフェ
ッチされたマクロ命令のオペレーションコードに基づい
てマイクロアドレスデコーダ５に供給されるべきアドレ
スを発生する。マイクロアドレスデコーダ５は、これを
デコードする。これに応じて、マイクロＲＯＭ２からそ
のマクロ命令を実行する一連のネクストアドレスを含む
マイクロ命令群の最初の命令が読み出される。このマイ
クロ命令を制御用デコーダ２でデコードすることによっ
て、各種テンポラリレジスタＲＥＧ、〜ＲＥＧｎ、リー
ド用データバッファＤＢＲ，ライト用データバッファＤ
ＢＷ、演算論理ユニットＡＬＵやプログラムカウンタＰ
Ｃ等からなる実行ユニット６に対する制御信号が形成さ
れる。
ッチされたマクロ命令のオペレーションコードに基づい
てマイクロアドレスデコーダ５に供給されるべきアドレ
スを発生する。マイクロアドレスデコーダ５は、これを
デコードする。これに応じて、マイクロＲＯＭ２からそ
のマクロ命令を実行する一連のネクストアドレスを含む
マイクロ命令群の最初の命令が読み出される。このマイ
クロ命令を制御用デコーダ２でデコードすることによっ
て、各種テンポラリレジスタＲＥＧ、〜ＲＥＧｎ、リー
ド用データバッファＤＢＲ，ライト用データバッファＤ
ＢＷ、演算論理ユニットＡＬＵやプログラムカウンタＰ
Ｃ等からなる実行ユニット６に対する制御信号が形成さ
れる。
マクロ命令に対応する一連のマイクロ命令群のうち２番
目以降のマイクロ命令は、直前に読み出されたマイクロ
命令のネタストアドレスフィールドのコードがマイクロ
アドレスデコーダ５に供給されること等により実行され
る。すなわち、前のマイクロ命令内のネタストアドレス
とマイクロアドレス発生回路４からのアドレスとに基づ
いて２番目以降のマイクロ命令が読み出される。このよ
うにして、一連のマイクロ命令が読み出されて形成され
た制御信号によって実行ユニット６が制御され、加算命
令ＡＤＤのようなマクロ命令が実行される。
目以降のマイクロ命令は、直前に読み出されたマイクロ
命令のネタストアドレスフィールドのコードがマイクロ
アドレスデコーダ５に供給されること等により実行され
る。すなわち、前のマイクロ命令内のネタストアドレス
とマイクロアドレス発生回路４からのアドレスとに基づ
いて２番目以降のマイクロ命令が読み出される。このよ
うにして、一連のマイクロ命令が読み出されて形成され
た制御信号によって実行ユニット６が制御され、加算命
令ＡＤＤのようなマクロ命令が実行される。
この実施例では、特に制限されないが、外部のメモリや
内部のレジスタ等から必要に応じてバイト単位あるいは
ワード単位、ロングワード単位でデータを読み出したり
書き込んだりする機能を有するメモリアクセス制御回路
７が設けられている。
内部のレジスタ等から必要に応じてバイト単位あるいは
ワード単位、ロングワード単位でデータを読み出したり
書き込んだりする機能を有するメモリアクセス制御回路
７が設けられている。
また、上記命令レジスタ３は、特に制限されないがＦＩ
ＦＯメモリからなり、外部のメモリに格納されたマクロ
命令は、上記メモリアクセス制御回路７がアドレスバス
８をアクセスすることによってバイト単位で読み出され
、データバス９を介してＦＩＦＯ（３）に供給される。
ＦＯメモリからなり、外部のメモリに格納されたマクロ
命令は、上記メモリアクセス制御回路７がアドレスバス
８をアクセスすることによってバイト単位で読み出され
、データバス９を介してＦＩＦＯ（３）に供給される。
このようにして、前もって複数のオペレーションコード
やオペランドが、ＦＩＦＯ（３）に取り込まれるように
なっている。
やオペランドが、ＦＩＦＯ（３）に取り込まれるように
なっている。
メモリアクセス制御回路７には、実行ユニット６内のプ
ログラムカウンタＰＣの内容が直接的に供給され、この
内容に応じてＦＩＦＯ（３）内の命令がマイクロアドレ
ス発生回路４に供給される。
ログラムカウンタＰＣの内容が直接的に供給され、この
内容に応じてＦＩＦＯ（３）内の命令がマイクロアドレ
ス発生回路４に供給される。
この実施例では、実行ユニット６内にプリフェッチ用の
アドレスを保持するプリフェッチ・ポインタＰＰＰが設
けられている。このプリフェッチ・ポインタＰＰＰの内
容がメモリアクセフ制御回路７に直接的に供給され、適
当なタイミングで外部のアドレスバス８上にプリフェッ
チ・アドレスが出力されることにより、命令のプリフェ
ッチが行なわれる。
アドレスを保持するプリフェッチ・ポインタＰＰＰが設
けられている。このプリフェッチ・ポインタＰＰＰの内
容がメモリアクセフ制御回路７に直接的に供給され、適
当なタイミングで外部のアドレスバス８上にプリフェッ
チ・アドレスが出力されることにより、命令のプリフェ
ッチが行なわれる。
また、メモリアクセス制御回路７には、マイクロＲＯＭ
Ｉから読み出されたマイクロ命令の一部（もしくはそれ
をデコードした信号）が供給され。
Ｉから読み出されたマイクロ命令の一部（もしくはそれ
をデコードした信号）が供給され。
これに基づいてジャンプ命令等、プリフェッチされた命
令の順序で実行しない場合を検出する。このような場合
に遭遇すると、メモリアクセス制御回路７は、ＦＩＦＯ
（３）に対してＦＩＦＯリセット信号Ｆ−ＲＥＳを出力
する。これによって。
令の順序で実行しない場合を検出する。このような場合
に遭遇すると、メモリアクセス制御回路７は、ＦＩＦＯ
（３）に対してＦＩＦＯリセット信号Ｆ−ＲＥＳを出力
する。これによって。
ＦＩＦＯ（３）にそれまでにプリフェッチされていた命
令がすべて無効にされる。
令がすべて無効にされる。
この実施例では、上記ＦＩＦＯリセット信号Ｆ−ＲＥＳ
が外部に対し出力可能にされている。
が外部に対し出力可能にされている。
さらに、この実施例では、上記プログラム・カウンタＰ
Ｃ内のアドレスとプリフェッチ・ポインタＰＦＰ内のア
ドレスの差（オフセット）を算出する減算回路１１が設
けられ、ここで得られたオフセット○ＦＳＴを外部へ出
力できるようにされている。
Ｃ内のアドレスとプリフェッチ・ポインタＰＦＰ内のア
ドレスの差（オフセット）を算出する減算回路１１が設
けられ、ここで得られたオフセット○ＦＳＴを外部へ出
力できるようにされている。
なお、上記ＦＩＦＯリセット信号Ｆ−ＲＥＳやオフセッ
ト０ＦＳＴの出力端子は、他のピンと共用させるように
することができる。その場合、適当なモード端子を設け
て、エミュレーション時にのみそれらの信号が外部へ出
力されるようにすればよい。
ト０ＦＳＴの出力端子は、他のピンと共用させるように
することができる。その場合、適当なモード端子を設け
て、エミュレーション時にのみそれらの信号が外部へ出
力されるようにすればよい。
上記実施例のマイクロコンピュータにあっては、例えば
第２図に示すように、アドレスバス８及びデータバス９
上の信号を取り込むＦＩＦＯメモリ２１．２２を各バス
に接続する。そして、マイクロコンピュータＣＰＵから
出力される。オフセット値ＯＦ Ｓ Ｔ ７！１１ら上
記ＦＩＦＯメモ’Ｊ２１＋ ２２内のアドレス及び命令
コードのうち、現在実行中のものを指示する信号を形成
する選択回路２３を設ける。また、選択回路２３は、マ
イクロコンピュータＣＰＵから出力されるＦＩＦＯリセ
ット信号Ｆ−ＲＥＳを受けて、上記ＦＩＦＯメモリ２１
゜２２内に取り込まれているアドレス及び命令を、マイ
クロコンピュータ内部の命令レジスタ３に対応して無効
にするような信号を形成するようにされている。
第２図に示すように、アドレスバス８及びデータバス９
上の信号を取り込むＦＩＦＯメモリ２１．２２を各バス
に接続する。そして、マイクロコンピュータＣＰＵから
出力される。オフセット値ＯＦ Ｓ Ｔ ７！１１ら上
記ＦＩＦＯメモ’Ｊ２１＋ ２２内のアドレス及び命令
コードのうち、現在実行中のものを指示する信号を形成
する選択回路２３を設ける。また、選択回路２３は、マ
イクロコンピュータＣＰＵから出力されるＦＩＦＯリセ
ット信号Ｆ−ＲＥＳを受けて、上記ＦＩＦＯメモリ２１
゜２２内に取り込まれているアドレス及び命令を、マイ
クロコンピュータ内部の命令レジスタ３に対応して無効
にするような信号を形成するようにされている。
これによって、エミュレーション中、常にＦＩＦＯメモ
リ２１．２２内のプリフェッチ・データをマイクロコン
ピュータ内の命令レジスタ３の内容と一致させることが
できる。しがもプリフェッチされている命令の中から現
在実行中の命令を知ることができるので、これに基づい
て所望のポイントでプログラムの実行を中断させたり、
トレースを開始させることができる。
リ２１．２２内のプリフェッチ・データをマイクロコン
ピュータ内の命令レジスタ３の内容と一致させることが
できる。しがもプリフェッチされている命令の中から現
在実行中の命令を知ることができるので、これに基づい
て所望のポイントでプログラムの実行を中断させたり、
トレースを開始させることができる。
以上説明したように、上記実施例においては、現在実行
中の命令のアドレスとプリフェッチ用のアドレスとのオ
フセットを演算する手段を設け、このオフセット値と共
に命令レジスタにプリフェッチされた命令を無効にする
ＦＩＦＯリセット信号を外部へ出力させるようにしたの
で、マイクロコンピュータの外部データバスに内部の命
令レジスタと同じようなＦＩＦＯメモリ（もしくはレジ
スタ）を接続してバス上の信号の取込みを行なえば、上
記オフセット値から実行中の命令を知ることができると
共に、ＦＩＦ○リセット信号によりトレース用ＦＩＦＯ
メモリの内容を、内部の命令レジスタの内容と常に一致
させることができるという作用により、実際の使用状態
と同じような動作によるエミュレーションが行なえるよ
うになるという効果がある。
中の命令のアドレスとプリフェッチ用のアドレスとのオ
フセットを演算する手段を設け、このオフセット値と共
に命令レジスタにプリフェッチされた命令を無効にする
ＦＩＦＯリセット信号を外部へ出力させるようにしたの
で、マイクロコンピュータの外部データバスに内部の命
令レジスタと同じようなＦＩＦＯメモリ（もしくはレジ
スタ）を接続してバス上の信号の取込みを行なえば、上
記オフセット値から実行中の命令を知ることができると
共に、ＦＩＦ○リセット信号によりトレース用ＦＩＦＯ
メモリの内容を、内部の命令レジスタの内容と常に一致
させることができるという作用により、実際の使用状態
と同じような動作によるエミュレーションが行なえるよ
うになるという効果がある。
しかも、オフセットの出力端子は例えば８バイトのプリ
フェッチを行なう場合３ビツトで済むため、実行中の命
令のアドレスとプリフェッチ・アドレスの両方をチップ
の外部へ出力する場合に比べてはるかに端子数が少なく
てよい。
フェッチを行なう場合３ビツトで済むため、実行中の命
令のアドレスとプリフェッチ・アドレスの両方をチップ
の外部へ出力する場合に比べてはるかに端子数が少なく
てよい。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば上記実施例におい
てはエミュレーショ 。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば上記実施例におい
てはエミュレーショ 。
ン中アドレスバス上にプリフェッチ・アドレスを出力さ
せるようにしているが、エミュレーション実行モードで
は実行中の命令のアドレスをアドレスバス上に出力させ
、外部でこのアドレスとオフセット○ＦＳＴとに基づい
てプリフェッチ・アドレスを形成するようにしてもよい
。
せるようにしているが、エミュレーション実行モードで
は実行中の命令のアドレスをアドレスバス上に出力させ
、外部でこのアドレスとオフセット○ＦＳＴとに基づい
てプリフェッチ・アドレスを形成するようにしてもよい
。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるマイクロコンピュー
タに適用したものについて説明したが、それに限定され
ず、プログラム制御方式のデータ処理装置一般に利用で
きる。
をその背景となった利用分野であるマイクロコンピュー
タに適用したものについて説明したが、それに限定され
ず、プログラム制御方式のデータ処理装置一般に利用で
きる。
［発明の効果］
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。
て得られる効果を簡単に説明すれば下記のとおりである
。
すなわち、複数個の命令を前もって取り込むことが可能
な命令レジスタを有するマイクロコンピュータにおいて
、実際の使用状態と同じような動作によるエミュレーシ
ョンを行なえるようになる。
な命令レジスタを有するマイクロコンピュータにおいて
、実際の使用状態と同じような動作によるエミュレーシ
ョンを行なえるようになる。
第１図は、本発明をマイクロコンピュータに適用した場
合の一実施例を示すブロック図、第２図は、そのマイク
ロコンピュータのエミュレーションを行なう場合のシス
テム構成の要部を示す構成図である。 １・・・・マイクロＲＯＭ、２・・・・制御用デコーダ
。 ３・・・・命令レジスタ（Ｆ Ｉ Ｆ○メモリ）、４・
・・・マイクロアドレス発生回路、６・・・・実行ユニ
ット、７・・・・メモリアクセス制御回路、８・・・・
アドレスバス、９・・・・データバス、１１１００．減
算回路、ＤＢＲ・・・・リード用データバッファ、ＶＢ
Ｗ・・・・ライト用データバッファ、ＲＥＧ。 〜ＲＥＧｎ・・・・テンポラリレジスタ、ＡＬＵ・・・
・演算論理ユニット、ＰＣ・・・・プログラムカウンタ
、ＰＦＰ・・・・プリフェッチ・ポインタ、２１．２２
・・・・ＦＩＦＯメモリ、２３・・・・選択回路。 第 ２ 図 ｃｒθ
合の一実施例を示すブロック図、第２図は、そのマイク
ロコンピュータのエミュレーションを行なう場合のシス
テム構成の要部を示す構成図である。 １・・・・マイクロＲＯＭ、２・・・・制御用デコーダ
。 ３・・・・命令レジスタ（Ｆ Ｉ Ｆ○メモリ）、４・
・・・マイクロアドレス発生回路、６・・・・実行ユニ
ット、７・・・・メモリアクセス制御回路、８・・・・
アドレスバス、９・・・・データバス、１１１００．減
算回路、ＤＢＲ・・・・リード用データバッファ、ＶＢ
Ｗ・・・・ライト用データバッファ、ＲＥＧ。 〜ＲＥＧｎ・・・・テンポラリレジスタ、ＡＬＵ・・・
・演算論理ユニット、ＰＣ・・・・プログラムカウンタ
、ＰＦＰ・・・・プリフェッチ・ポインタ、２１．２２
・・・・ＦＩＦＯメモリ、２３・・・・選択回路。 第 ２ 図 ｃｒθ
Claims (1)
- 【特許請求の範囲】 １、複数個の命令を前もって取り込んで保持することが
可能な命令レジスタを備え、実行中の命令のアドレスと
、命令を前もって取り込むためのプリフェッチ用アドレ
スとの差を示す信号および上記命令レジスタにプリフェ
ッチされた命令を無効にするための制御信号が外部へ出
力可能にされてなることを特徴とするデータ処理装置。 ２、実行中の命令のアドレスを保持するレジスタと、プ
リフェッチ用アドレスを保持するレジスタと、これらの
レジスタの内容に基づいて実行中の命令のアドレスとプ
リフェッチ用アドレスとの差を演算する減算回路とが設
けられてなることを特徴とする特許請求の範囲第１項記
載のデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61039187A JPS62197831A (ja) | 1986-02-26 | 1986-02-26 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61039187A JPS62197831A (ja) | 1986-02-26 | 1986-02-26 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62197831A true JPS62197831A (ja) | 1987-09-01 |
Family
ID=12546104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61039187A Pending JPS62197831A (ja) | 1986-02-26 | 1986-02-26 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62197831A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0365736A (ja) * | 1989-08-04 | 1991-03-20 | Hitachi Micro Comput Eng Ltd | システム開発装置 |
| JPH03260843A (ja) * | 1990-03-12 | 1991-11-20 | Fujitsu Ltd | 実行確認装置 |
| US5564041A (en) * | 1990-04-20 | 1996-10-08 | Hitachi, Ltd. | Microprocessor for inserting a bus cycle in an instruction set to output an internal information for an emulation |
| US6208231B1 (en) | 1997-02-14 | 2001-03-27 | Denso Corporation | Stick-type ignition coil having improved structure against crack or dielectric discharge |
| US6930583B2 (en) | 1997-02-14 | 2005-08-16 | Denso Corporation | Stick-type ignition coil having improved structure against crack or dielectric discharge |
-
1986
- 1986-02-26 JP JP61039187A patent/JPS62197831A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0365736A (ja) * | 1989-08-04 | 1991-03-20 | Hitachi Micro Comput Eng Ltd | システム開発装置 |
| JPH03260843A (ja) * | 1990-03-12 | 1991-11-20 | Fujitsu Ltd | 実行確認装置 |
| US5564041A (en) * | 1990-04-20 | 1996-10-08 | Hitachi, Ltd. | Microprocessor for inserting a bus cycle in an instruction set to output an internal information for an emulation |
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| US6525636B1 (en) | 1997-02-14 | 2003-02-25 | Denso Corporation | Stick-type ignition coil having improved structure against crack or dielectric discharge |
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