JPH0327464A - デユアル・パーソナル・コンピユータ・アーキテクチヤー周辺アダプター・ボードと回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 ４一 本発明は、パーソナル・コンピュータＰＣに関連した拡
張スロットに適合される形式の周辺アダプター・ボード
に関し、そしてさらに詳細には、二つの別個のコンピュ
ータ・バス・アーキテクチャーで動作可能な端末エミュ
レータ周辺アダプター・ボードに関する。

本発明を要約すれば、二つの異なるパーソナル・コンピ
ュータ・バス・アーキテクチャーで動作可能な周辺アダ
プター・ボードと回路が開示される。

ボードと回路のための好ましい周辺機能は、端末エミュ
レータであり、ボードが差し込まれるパーソナル・コン
ピュータをメインフレーム又はミニコンピュータのため
の端末として機能可能にする。

エッジ・コネクタ又は接点は、ボードの対向側の縁に設
けられる。エッジ・コネクタの各々は、異なるコンピュ
ータ・バスと互換性がある。アダプター・ボードは、い
づれかのコンピュータ・バスに接続するためにひつくり
返される。除去可能な再配置形コネクタ・ボード・アセ
ンブリは、ホスト・パーソナル・コンピュータの背面パ
ネルから５− アクセス可能な位置において通信コネクタを取り付ける
ために、ボードの一方の端部に設けられる。

コネクタ・ボードは、アダプター・ボードが、異なるコ
ンピュータ・バスに接統するためにひっくり返される時
、パーソナル・コンピュータ背ｍパネルに関して通信コ
ネクタの定位を維持するために再配置される。回路は、
アダプター・ボードが接統された特定コンピュータ・パ
スを検出し、そして選択されたコンピュータ・バスに関
連した適切なアドレス、データ及び制御信号を提供する
ために設けられる。

従来技術及びその課題 パーソナル・コンピュータの所有者と操作者は、コンピ
ュータ技術が、投資した特定機械に具体化された技術の
革新により変化するという事実に絶えず直面しなければ
ならない。コンピュータ製造業者は、新世代の装置に進
む時、新バス・アーキテクチャーを使用する。例として
は、ＩＢＭＰＳ／２パーソナル・コンピュータで使用さ
れるインターナショナル●ビジネス●マシーンズ●コー
ポレーション（ＩＢＭ）によるマイクロ・チャネル・ア
ーキテクチャー（ＭＣＡ）の採用があり、ＩＢＭ　　Ｐ
Ｃ１ＰＣ　　ＸＴとＰＣ　　ＡＴコンピュータで以前使
用され広く普及したパーソナル・コンピュータ・アーキ
テクチャー（ＰＣＡ）に置き換わる。ＰＣＡシステムと
互換性のエッジ接点を備えたアダプター・カードに具体
化された周辺装置インターフエース回路は、ＭＣＡシス
テムで使用できず、また逆も可能でない。

こうして、異なるバス・アーキテクチャーを使用するコ
ンピュータ技術の新世代にグレードアツプしようと考え
ている使用者は、中央魁理装置だけでなく、前機械に関
連した使用のために購入した周辺装置インターフエース
・アダプターのすべてを交換しなければならない。これ
は、メインフレーム・コンピュータとの通信のための端
末エミュレー夕、モデム、メモリ拡張カード、グラフィ
ック・アダプター、プリンター・インターフェース等を
含む。例えば、会社が、大グループのパーソナル・コン
ピュータを会社のメイン７レーム・コ−７ ンビュータと通信可能にする端末エミュレーション能力
を設けることを決定したならば、パーソナル・コンピュ
ータの各々のためのアダプター・ボードの購入が、通常
必要とされる。しかし、会社がまた、バーンナル・コン
ピュータを異なる多分より進歩したバス・アーキテクチ
ャーを備えた機械にグレードアップすることを考えてい
るならば、会社は、ジレンマに直面する。必要な能力が
即座に購入されるならば、それは、新バス●アーキテク
チャーと互換性のある新アダプター・ボードの形式にお
いて、再び購入されなければならない。

会社が、新バス・アーキテクチャーにグレードアップす
ることを延期するならば、その期間必要な端末エミュレ
ーション能力を犠牲にする。

パーソナル・コンピュータ使用者と所有者が直面する困
難の別の見地は、ＭＣＡパーソナル・コンピュータ・バ
スと拡張産業標準アーキテクチャー’（ＥＩＳＡ）パー
ソナル・コンピュータ・バスの間の現在の競合である。

普及したＩＢＭ　　ＰＣＡバス・アーキテクチャーの「
クローン」の製造−８ 業者の幾つかは、ＭＣＡバスの代替物として、３２ビッ
トＥＩＳＡバスを促進する活動に最近着手した。ＥＩＳ
Ａバスは、少なくとも部分的には、旧型の８ビットＰＣ
バス・アダプター・カードとｌ６ビットＰＣ／ＡＴアダ
プター・カードの廃棄を延期し、寥た、少なくとも現存
のインターフェース・アダプターと互換性のある３２ビ
ット・アーキテクチャーにグレードアップ・パスを設け
るために、促進されている。多数のコンピュータ設備は
、ＭＣＡ機械、ＰＣＡ機械、ＥＩＳＡ機械、と多分、Ｎ
　ｕ　Ｂ　ｕ　ｓアーキテクチャーの如く他のパーソナ
ル●コンピュータ●アーキテクチャーの混合により、不
可避的に構威される。パス・アーキテクチャーの増殖は
、パーソナル・コンピュータのためのインターフェース
・アダプター・ボードの必要性を生み、グレードアップ
、エンハンスメント、交換、等のために、コンピュータ
間のボードの移動において柔軟性を増大させる。

所有者が直面する関連問題は、コンピュータ在庫又は資
産保守と制御である。周辺アダプターの基本機能は同一
であるが、使用されたパーソナル・コンピュータの各異
なる形式に対して、異なる周辺アダプターを設ける必要
性は、不必要に複雑な非常に多数の異なる周辺アダプタ
ーを選択し、獲得し、保管し、保守し、そして修理する
作業を生む。単一機能周辺アダプターが二つ以上のコン
ピュータ・バス・アーキテクチャーで動作するならば、
より有効である。

従って、二つ以上の形式のコンピュータ・バス・アーキ
テクチャーと互換性があり、かつ接続されるアダプター
・ボードの必要性が、コンピュータ産業において存在す
る。

課題を解決するための手段 本発明は、二つの別個のコンピュータ・バス・アーキテ
クチャーのいづれかで動作可能なアダプター・ボードを
提供することにより、上記の技術における前述と他の問
題を解決する。好ましいアダプター・ボードは、少なく
とも二つの異なるコンピュータ・バス・アーキテクチャ
ー環境において動作する。即ち、パーソナル・コンピュ
ータ・アーキテクチャー（ＰＣＡ）環境と一般に呼ばれ
るＩＢＭ　　ＰＣ／ＡＴ環境と、マイクロ・チャネル・
アーキテクチャー（ＭＣＡ）と一般に呼ばれるＰＳ／２
環境である。

本発明を具体化するアダプター・ボードは、二つのアー
キテクチャーの一方に各々関連した二つの異なるバス・
コネクタ手段と、二つの異なるバス・アーキテクチャー
と周辺機能の間をインターフェースするための回路手段
とを含む。開示された周辺機能は、端末エミュレータ機
能である。バーンナル・コンピュータ・アプリケーショ
ン又はドライバー（例えば、公知のＩＨＭＡ，ＰＪ，Ｉ
ＢＭ，及び同様のエミュレータ・ドライバー）にアクセ
ス可能な端末エミュレータ機能は、入力／出力ポートの
如くハードウェア資源と表示ＲＡＭと、また、３２７０
プロトコル・ハンドリング機能専用のマイクロプロセッ
サーによって提供されたマイクロコード・サービスを具
備する。

好ましい実施態様において、アダプター・ポドは、端末
エミュレータを具備するが、他の形式ｌ１ の周辺機能が実現される。従って、本発明は、端末エミ
ュレータに制限されず、そしてまた、メモリ拡張ボード
、データ取得回路、グラフィック・アダプター、モデム
、等の如く、周辺機能のために使用される。

好ましい実施態様は、３２７０形式エミュレーション・
アダプターであり、ＩＢＭＰＣ又は互換のパーソナル・
コンピュータ、あるいはＩＢＭＰＳ／２モデル・パーソ
ナル・コンピュータにＩ　ＢＭ３　２　７　０制御ユニ
ットへのインターフェースを提供し、これによりパーソ
ナル・コンピュータにＩＢＭ　　３２７８と３２７９表
示装置又はＩＢＭ　　３２７８プリンターをエミュレー
トさせる。

技術における熟練者に理解される如＜、３２７８／３　
２　７　９エミュレーション・モードにおいて、回路は
、メインフレーム・コンピュータに、３２７８又は３２
７９表示装置と考えられる。

メインフレーム制御ユニット又は集合制御装置からの通
信を受信するために、好ましい実施態様は、遠隔装置と
の電気連結と通信のたりの外部通１２ 信コネクタを含む。好ましい外部コネクタは、除去可能
な二重位置コネクタ・ボード・アセンブリにおいて設け
られ、アダプター・ボードに関して第１位置と第２位置
の間で可動である。こうして、アダプター・ボードは、
いづれかのバス・アーキテクチャーと外部コネクタ・ボ
ードで使用され、そして関連した通信コネクタは、コン
ピュータ・ハウジング又はキャビネットの背面パネルに
おける開口と物理的な整合を維持しながら、ボードが連
結された特定バス・アーキテクチャーと互換であるよう
に位置付けられる。

好ましいバス・コネクタ手段は、それぞれのバス・アー
キテクチャーの拡張スロットと互換性の電気エッジ接点
を具備することが認識される。以下に開示された好まし
い実施態様において、外部通信コネクタは、ＢＮＣ形式
同軸コネクタ、ＲＪ１１コネクタ、又は両方である。

さらに詳細に記載すると、発明は、主回路ボードと、ボ
ードから離れた位置にある装置にボードを連結可能にす
るための外部通信コネクタ手段とを含むコンピュータ・
アダプター・ボードを提供し、コネクタ手段は、主回路
ボードにおける除去可能な部分に取り付けられる。除去
可能な部分は、主ボードによって二つの定位のいづれか
で収容され、二つの定位のいづれかにおいて外部コネク
タ手段を配置する。好ましい実施態様において、除去可
能な部分は、主ボードから切り欠きされた領域内に滑り
可能に収容される。除去可能な部分は、好ましくは、二
つのコネクタを含み、その一方は、除去可能な部分の二
つの定位のいづれかにおいて、主ボードにおける嵌合コ
ネクタに係合するように位置付けられる。

こうして、異なるバス・アーキテクチャーを備えた新コ
ンピュータに将来のグレードアップを考えるコンピュー
タ使用者は、本発明を具体化する必要なアダプター・ボ
ードを購入し、そして旧と新のバス・アーキテクチャー
の両方に互換性を有することが見られる。使用者は、こ
うして、下位システムをグレードアップする時、幾つか
の高価なアダプター・ボードを置き換える必要はなく、
そして新コンピュータが獲得される時、新アーキテクチ
ャーに対してアダプター・ボードを単に再構威すればよ
い。

複数の異なるコンピュータ・バス・アーキテクチャーで
使用される改良された周辺機能アダプター回路を提供す
ることが本発明の目的であり、両バス・アーキテクチャ
ーに共通のパス・インターフェース機能を統合し、かつ
ボードに関連した外部コネクタの同一構成と定位を呈示
することにより、回路構或要素と回路ボードの実資産を
経済的に使用させる。

他の目的、特徴と利点は、図面と特許請求の範囲び関連
した発明の好ましい実施態様の次の詳細な説明の検討に
より明らかになる。

実施例 図面を参照すると、同様の番号は、図面を通して同様の
部品を参照する。第１図は、本発明の好ましい実施態様
によるＩＢＭ　　ＰＣ／ＡＴパーソナル・コンピュータ
６を示し、そのようなコンピュータ・アーキテクチャー
での使用のために構成さ１５ れた二重ハス・コンピュータ・インターフエース・アダ
プター・ボード１０が取り外されている。アダプター・
ボード１０は、ちょうねじ１１１．，１ｌ２を除去し、
ＰＣＡ背板１１８を除去し、除去可能なコネクタ・ボー
ド・アセンブリ２０を除去し、ＭＣＡエッジ・コネクタ
ｌ４が下方に配置され、かつＰＣＡエッジ・コネクタｌ
６が上方に配置される如く、矢印９の方向においてボー
ドをひっくり返し、除去可能なコネクタ・ボード・アセ
ンブリ２０を再挿入し、ＭＣＡカード・ホルダ１１４と
カード・リテーナ１１５を取り付け、ＭＣＡ背板１１０
にちょうねじ１１１，１１２を取り付け、モして再構威
されたボード１０をコンピュータ８に挿入することによ
り、ＩＢＭ　　ＰＳ／２モデル５０パーンナル●コンピ
ュータ８での使用のために再構或される。

第２図は、ＭＣＡコンピュータ・バス・アーキテクチャ
ーのために構威された本発明を使用する二重バス・コン
ピュータ・インターフェース・アダプター・ボードｌＯ
の平面図を示す。主アダプ１６ー ター・ボード１０は、第２図に示された部品側１ｌと、
半田側１２（第１０図参照）とを含む。ボードｌＯは、
ダッシュ線ｌ３によって表された縦対称軸を有する。第
２図に見られた如く、ボードの底部縁に沿って、ボード
１０は、一連のＭＣＡ、エッジ接点１１４を含み、ＭＣ
Ａバス・アーキテクチャーを使用するコンピュータの拡
張スロットに接続されるために配置される。ＰＣＡ拡張
スロットのためのＰＣＡエッジ接点ｌ６のセットは、般
にＭＣＡエッジ接点の反対側のボードｌＯの頂部に沿っ
て位置付けられる。

ここで開示された二重バス・インターフェース・アダプ
ター１０の好ましい実施態様は、アダプターが接続され
るパーソナル・コンピュータをメインフレーム●コンピ
ュータのための端末エミュレー夕に構成するために機能
するが、他のコンピュータ・インターフェース機能が、
技術における熟練者には明らかである。従って、回路３
０は、端末エミュレータ周辺機能を実行するためにボー
ドｌＯに設けられる。好ましい実施態様において、アダ
プター・ボード回路３０は、端末エミュレー夕を具備す
るが、他の形式の周辺機能が実現されることが理解され
る。こうして、回路３０は、メモリ拡張回路、カラー・
グラフィック・モニター・ドライバー／アダプター、デ
ータ取得回路、モデム、ディスク駆動又はテープ駆動コ
ントローラ、又は多数の他のコンピュータ周辺機能であ
る。

開示された実施態様は、３２７０形式エミュレーション
・アダプターであり、ＩＢＭ　　ＰＣ／ＡＴ又は互換パ
ーソナル・コンピュータ、あるいはＩＢＭ　　ＰＳ／２
　　ＭＣＡ又は互換モデル●パーソナル・コンピュータ
にＩＢＭ　　３２７０制御ユニットへのインターフェー
スを提供し、これによりパーソナル・コンピュータにＩ
ＢＭ　　３２７８と３２７９表示装置、あるいはＩＢＭ
　　３２７８プリンターをエミュレートさせる。通信リ
ンクは、外部通信コネクタ２４を使用する最大５００フ
ィートの距離における従来のＩＢＭ分類Ａ同軸ケーブル
か、又は外部通信コネクタ２５を使用する最大１００フ
ィートの距離における従来のＩＢＭ形式３ツイストペア
・ケーブル上で確立される。３２７０プロトコルのため
のさらに詳細な情報は、ＩＢＭ文書番号ＧＡ２３−０３
３９−０の「ＩＢＭ　　３２７０連結技術リファレンス
」、あるいは１９８６年ｌＯ月付けのｒｘＢＭ　３１７
４／３２７４制御ユニット対装置製品取り付け情報（Ｐ
Ａｌ）Ｊ　と題するＩＢＭ文書を参照せよ。

好ましいアダプター回路は、３２７０通信機能を管理す
るために、（好ましい回路３０に関連して以下に記載さ
れた）ＪＲ　　ＣＰＵと指定されたオンボード専用プロ
セッサーを含み、これにより、通信プロトコルの実時間
処理要求条件からホスト・パーソナル・コンピュータを
オフロードする。それは、３２７０形式制御ユニットと
ＰＣの両方からのコマンドを受け取り、かつ実行する。

従って、それは、パーソナル・コンピュータが、ＩＢＭ
形式３２７４、３２７６及び３１７４制御ユニットと、
ＩＢＭ４３２１，４３３１，４３６１と４７０１システ
ムの如く、集合制御装置を通して３２７０メインフレー
ム・セッションを確立する助け１９− をする。

本発明において、いろいろな端末エミュレータ・モード
が、ＪＲＣＰＵにおけるプログラミングにより実現され
る。選択モードにおける動作は、「プログラミング・イ
ンターフェース」として公知なもの、即ち、ホストＰＣ
におけるソフトウエア・ドライバーによって必要とされ
たパラメータ、コマンドとレジスターの所定セットを提
供し、ソフトウェア・ドライバーを特定エミュレータ・
モードにおいて動作させる。本発明により動作する関連
プログラミング・インターフェースは、好ましいアダプ
ター・ボードｌＯにおいて設けられた資源を使用する。

幾つかの異なる産業標準端末エミュレーシａン・プログ
ラミング・インターフェース又はモードが、好ましい実
施態様で実現され、現在普及したマイクロ対メインフレ
ーム・ソ７トウエアの使用を許容する。そのようなイン
ターフェースは、公知のＩＨＭＡ，ＰＪ，及びＩＢＭ高
度アダプター・インター７エースを含む。これらのプロ
グラミング・＝２０ インター７エースにおけるさらに詳細な情報については
、ＩＢＭ文書番号ＧＡ２３−０３０２−１の「高度アダ
プターのための技術リファレンス」と題するＩＢＭ文書
を参照せよ。また、本発明の譲受人によって出版された
、デジタル・コミュニケーションズ・アソーシエイツ社
による文書番号４　０−９　７　９　２　０−０　０　
０のｒＤＣＡ　　ＩＲＭＡ２技術リファレンス案内」と
題する文書を参照せよ。

これらの形式の端末エミュレーション・モードが技術に
おける熟練者には公知であるために、これについての議
論はもはや提供されないが、開示されたアダプターは、
そのようなメインフレーム端末エミュレーション・イン
ターフェースを実現するためにプラグラムされると言え
る。

上記の如く、好ましいアダプター・ボード１０は、少な
くとも二つの異なるコンピュータ・バス・アーキテクチ
ャー環境において動作する。即ち、パーソナル・コンピ
ュータ・アーキテクチャー（ＰＣＡ）と一般に呼ばれる
ＩＢＭ　　ＰＣ／ＡＴ２１− 環境と、マイクロコンピュータ・アーキテクチャ−　（
ＭＣＡ）と一般に呼ばれるＰＳ／２環境である。パーソ
ナル・コンピュータ・アプリケーション又はドライバー
（例えば、ＩＲＭＡ，ＰＪ，ＩＢＭ高度アダプター、等
）にアクセス可能な端末エミュレーション機能は、入力
／出力ポートと表示又は「多重ポートＪ　ＲＡＭの如く
ハードウェア資源と、専用ＪＲマイクロプロセッサーに
よって提供されたマイクロコード・サービスの両方を具
備する。　技術における熟練者に理解される如く、３　
２　７　８／３　２　７　９エミュレーション・モード
において、回路は、メインフレーム●コンピュータに、
３２７８又は３２７９表示装置であると考えられる。回
路は、制御ユニット又は集合制御装置からのコマンドを
解読かつ実行し、ボードに位置する表示バッファ−を更
新させ、かつキーストロークを処理する。好ましいアダ
プター・ボードは、ＩＢＭ３２７Ｘスクリーン・モデル
２乃至５を収容し、かつ各モデルに対してＩＢＭ拡張属
性バッフ７−（ＥＡＢ）をサポートするために十分な表
示バッファ一・メモリを含む。パーソナル・コンピュー
タにおいて実行されるソフトウエアは、スクリーン更新
が行われる時、表示バッファーのコピーをパーソナル・
コンピュータ・ビデオ・ボードに転送するために、アダ
プター・ボード回路３０を刺激する。パーソナル・コン
ピュータのキーボードからのキーストロークは、アダプ
ター回路に提出され、そしてアダプターｌＯは、それら
を適切なプロトコルにおいて制御ユニットに送信する。

別の動作モードは、３２８７モードである。このモード
において、ここで記載された好ましい回路は、制御ユニ
ットには３２８７プリンターであると考えらｈる。アダ
プター回路は、表示又は印刷パッファーを同様に更新す
る制御ユニットからのコマンドを解読かつ実行し、そし
てプリンター状態を要求する。表示バッ７アーは、印刷
データと制御ブロックをバッファーするために、回路に
よって使用される。パーソナル・コンピュータにおいて
実行されるソ７トウエアは、バツ７アーに２３ 入れられた印刷データのコピーをパーソナル・コンピュ
ータの取り付けられたプリンターに移動させ、そして印
刷完了又は印刷エラーに応答する。

開示された実施態様で可能なさらに別の動作モードは、
ＤＦＴモードとして公知であり、この場合アダプター回
路は、インテリジェント・ワークステーションへのゲー
トウェイと考えられる。アダプター回路は、制御ユニッ
トからのコマンドを解読かつ実行し、そして表示バッフ
ァーを更新する。表示バッ７アーは、３２７０デーダ・
ストリーム・コマンドと通信状態をバッファーするため
に使用される。これらのコマンドは、複数の論理ディス
プレイとプリンターにアドレス指定される。

そのようなインテリジェント・ワークステーションは、
３２７０データ・ストリームを処理し、フォーマット化
表示スクリーンを管理し、そして局所キーストローク処
理を取り扱うことができる。

これらと他の動作モードは、以下の議論の後、技術にお
ける熟練者に明らかになる。

第２図をさらに参照すると、（ＩＢＭ３２７４、２４ ３２７６又は３１７４制御ユニットの如く）集合制御装
置又は他の制御ユニットと通信するために、除去可能な
コネクタ・ボード・アセンブリ２０を具備する外部通信
コネクタが、ボードの後部（第２図のボード１０の右側
）において、主アダプター・ボード１０に嵌め込まれる
。除去可能なコネクタ・ボード・アセンブリ２０は、以
下に詳細に説明された如く、二つの定位のいづれかにお
いてボードｌＯと関連する。端末エミュレーション・ア
ダプター回路として構威されたコネクタ・ボード・アセ
ンブリ２０は、好ましい実施態様において、二つの外部
コネクタ、即ち、同軸コネクタ２４とＲＪＩＩコネクタ
２５を保持し、ボードｌＯが拡張スロットに設置される
時、コンピュータの背面パネルからアクセス可能である
。コネクタ・ボード・アセンブリ２０はまた、一対の雌
多重ピン・ヘッダー・コネクタ２７と２８（第４図参照
）を含み、コネクタ・ボード・アセンブリ２０が主ボー
ドｌＯに設置される時、主ボード１０に位置する対応す
る雄多重ピン・コネクタ２９のビンを収容するために、
位置付けられる。

プロトコル復号化と符号化、表示メモリの保守、等を含
む、集合制御装置又は制御ユニットと好ましいアダプタ
ーＩＯが接続されるパーソナル・コンピュータとの間の
通信の処理が、以後に記載された回路３０により実施さ
れる。

第３図と第４図に示された如く、除去可能なコネクタ・
ボード・アセンブリ２ｏは、除去可能な印刷回路ボード
部分３５とホル′Ｊ／６ｏを含み、除去可能なボード３
５を支持し、かつ主ボード１０に挿入させ、あるいは設
置関係がら除去させる。

ボード３５は、部品側３６と半田側３７を有する。

上記の外部通信コネクタ２４と２５は、除去可能なコネ
クタ・ボード・アセンブリ２０が第２図と第３図に示さ
れた如く設置される時、同軸／ＢＮＣコネクタ２４の雌
部分が、主ボードの縁を超えて延びている如く、ボード
３５の後部縁に沿って位置付けられる。ＲＪＩＩコネク
タ２５は、雌コネクタであり、主ボードｌＯの後部縁を
超えて延びているように位置付けられる。雌端末コネク
タ２７と２８は、除去可能なボード３５の後部縁におい
て位置付けられ、コネクタ２７は部品側３６にあり、そ
してコネクタ２８は半田側３７にある。

コネクタ２７、２８は、同一であり、その結果それらの
いづれかが、コネクタ・ボード・アセンブリ２０の定位
により、雄コネクタ２９と嵌合する。

除去可能なコネクタ・ボード・アセンブリ２０は、二つ
の可能な定位の間で変更されるために、主ボードの部品
側１１にある雌コネクタ２７と２８の特定の方は、雄コ
ネクタ２９に直接に隣接して位置する。

除去可能なボード３５はまた、ＢＮＣ外部通信コネクタ
２４とＲＪＩＩ外部コネクタ２５を、第１’１図に示さ
れた如く、二つの分離した５ビン・コネクタ２７と２８
と、それからアダプターｌＯにおけるアナログ・インタ
ーフェース回路４０に連結するための回路３８を含む。

アナログ・インターフェース回路４０は、３２７０通信
における使用のために公知な従来の回路を具備するが、
さらに詳細には記載されない。回路３８は、ＲＪＩ−２
７ ｌコネクタ２５とＢＮＣコネクタ２４のアクティブ又は
信号保持端子の間のパラレル連結を具備する。アクティ
ブ又は信号保持端子は、ビン２７一ｌと２８−１として
設けられ、信号リターンは、ビン２７−２、２８−２、
２７−３、２８−３、２７−５、２８−５において設ケ
ラレ、ＤＣ接地は、ピン２７−４、２８−４において設
けられる。

これらのビンは、雄コネクタ２９のそれぞれのピン２９
−１、２９−２、２９−３、２９−４と２９−５に嵌合
する。ジェネラル・インストルメンツのｌＮ６２６７の
如く過渡電圧アブソーバＣＲｌとフィルター・コンデン
サＣｌ，Ｃ２は、公知の方法において、ＤＣ接地とシャ
ーシ／フレーム接地の間の雑音フィルターを提供する。

入り通信信号は、コンデンサｃ５を通して結合されたコ
ネクタ２４、２５に適用され、そしてアナログ・インタ
ーフェース回路４ｏにおけるパルス変或器Ｔ１にもたら
され、ＴＴＬレベルへの変換のために二つの信号線の間
の差を電圧比較器（図示されていない）に伝達する。出
通信信号は、２８− Ｔｌの分離巻き線に適用され、コンデンサｃ５を通して
伝達され、そしてコネクタ２４、２５と外部ケーブルに
適用される。受信データの復号化は、第１２図に関連し
て記載されたＪＲ　　ＣＰＵ１２２の内部の受信器論理
によって実行される。送信データの符号化は、同様にＪ
Ｒ　　ＣＰＵｌ２２の内部の送信器論理によって実行さ
れる。ジャンパーＪ２は、連結された通信線の要求条件
への変或器回路のインピーダンス整合のために、ＲＪＩ
Ｉ又はＢＮＣ連結が使用されるかにより、バルス変戊器
Ｔｌの端子の間に威端抵抗器Ｒ３５又はＲ３６の連結を
許容する。

今、第３図と第４図に戻ると、一対のノッチ５７と５８
が、前方縁の近くのコネクタ・ボード・アセンブリ２０
の除去可能なボード３５のそれぞれ頂部及び底部縁にお
いて形威されることが見られる。これらのノッチは、第
３−８図に示されたホルダ６０に関して、ボード３５を
位置付ける助けをする。ホルダ６０は、好ましくは、技
術における熟練者に公知な幾つかの適切な形式の一つで
２９ ある非導電性プラスチック材料の単体片から威形される
。平面基部６２は、対向縁に沿って基部６２の平面から
延びている一対の角度付き壁６３と６４を形威される。

角度付き壁６３と６４は、それぞれ、一対の棚６５と６
６において終端する。

第５図と第８図に示された如く、除去可能なボード３５
は、基部６２に関して間隔をあけて棚６５と６６に置か
れ、雌５ピン・コネクタ２８が、基部６２とボード３５
の間の空間に延びている。

対のＵ形状軌道７０と７ｌが、棚６５と６６に隣接して
延びているホルダ６０において設けられる。軌道は、ボ
ード３５の平面においてホルダ６０の外側に開き、そし
て以下に記載された方法において、主ボードｌＯを滑り
可能に収容するために十分な幅である。一対のカットア
ウト６８と６９が、角度付き壁６３と６４と基部６２に
おいて設けられ、棚６５と６６の上に延びている弾力性
の掛け金７４と７５の移動を許容する。第５図に最良に
見られた如く、これらの掛け金７４、７５は、面取り表
面を規定し、そして除去可能なポ一ド３５の設置中、外
側に駆り立てられ、これにより、それらは、ボード３５
の上方及び下方縁で跳ね返され、それを位置に保持する
。

ホルダ６０はまた、カットアウト６８と６９とホルダ６
０の前方縁の間の角度付き壁６３と６４の間に延びてい
る横支持壁７７を規定する。支持壁は、基部６２から棚
６５と６６と平坦な高さまで上がり、そしてホルダ６０
に剛性を与え、かつボード３５が基部６２の方に曲がる
のを防止するために役立つ。

ホルダ６０の前方縁の近くに、一対のロック・タブ８０
と８１が、棚６５と６６のレベルにおいて、ホルダから
軌道７０と７１を超えた位置まで外側に延びている。タ
ブ８０と８ｌは、それぞれ、もどり止め８２と８３を保
持し、第５図に示された如く、主ボード１０の平面に僅
かに突出し、以下に記載される如く、主ボードにおける
開口を捕獲し、かつコネクタ・ボード・アセンブリ２０
を位置に保持する。タブ８０と８１の厚さとプラスチッ
ク材料の弾力性は、タブが、少なくとも、も−３１ どり止め８２と８３の高さでたわむ如くである。

ホルダ６０の二つの後部角において、一対のポスト８５
と８６が、ホルダ６０の凹状側面において基部６２から
直角に延びている。一対の７ランジ８７と８８は、ポス
ト８５と８６の内側縁に沿って内側に延びている。フラ
ンジ８７と８８は、除去可能なボード３５に設けられた
ノッチ５７と５８を嵌合により収容するために、或形さ
れ、かつ間隔をあけて配置される。ポスト８５と８６は
また、以下に記載された如く、標準背板における穴と整
合するように位置付けられた切り欠きスロット９０と９
１を規定する。

一対の導電性Ｕ形状接地クリップ９５と９６は、ポスト
８５と８６の延びている端部に嵌め込まれる。クリップ
９５と９６は、ホルダ６０においてスロット９０と９１
と整合する開口９７と９８を規定し、以下に記載された
如く、標準ちょうねじをねじ装着する。クリップ９５と
９６は、ポスト８５と８６のフランジの回りを包む拡張
部分１００と１０１を含み、そして第４図に示された如
く、３２− 除去可能なボード３５に半田付け又は圧入されるピン・
セット１０２と１０３を規定する。

除去可能なコネクタ・ボード・アセンブリ２０を組み立
てるために、第４図に示された部品、即ち、除去可能な
ボード部分３５、ホルダ６０、及び接地クリップ９５と
９６が必要とされる。クリップ９５と９６は、ビン・セ
ット１０２と１０３を印刷回路ボード３５における適切
な開口に配置した後、ボード３５に初期的に半田付け又
は圧入される。それから、ボード３５とホルダ６０は、
ノッチ５７と５８が７ランジ８７と８８に係合するまで
、一緒に移動される。ボード３５は、弾力的な掛け金７
４と７５の面取り表面に出合うまで、フランジ８７と８
８に沿って滑る。圧力がボード３５に及ぼされ、縁によ
り掛け金を外側に移動させ、棚６５と６６に対して置か
れるまで、ボード３５は掛け金を通過して移動される。

これにより掛け金は、ボード３５上で跳ね返され、そし
て棚と支持壁７７に対して確実にそれを保持する。ボー
ド３５の横移動は、フランジ８７と８８と、棚６５と６
６のレベルの上を延びている軌道７０と７１の内壁によ
って制限される。ボードが棚の方に移動する時、Ｕ形状
クリップ９５と９６は、ポスト８５と８６の上を滑り、
そしてボード３５が十分に設置される時、開口９７と９
８は、ポストのカットアウト９０と９１と整合される。

今、第９図を参照すると、主アダプター・ボードｌＯは
、除去可能なコネクタ・ボード・アセンブリ２０を嵌合
により収容するように威形された一般方形カットアウト
１０５を規定する。カットアウト１０５は、対称軸１３
（第２図）に中心を置かれ、そして主ボード１０の後部
縁に開く。穴１０６と１０７は、カットアウト１０５に
隣接して主ボードにおいて形威され、ホルダ６０のロッ
ク・タブ８０と８１のもどり止め８２と８３を収容する
。

除去可能なコネクタ・ボード・アセンブリ２０は、主ボ
ードＩＯを第９図と第１Ｏ図に示された二つの構或のい
づれかにすることにより、組み立てられる。ＭＣＡアー
キテクチャーでの動作のための除去可能なコネクタ・ボ
ードを設置するために、軌道７０と７１は、カットアウ
ト１０５の頂部及び底部縁と整合され、除去可能なボー
ド３５の部品側３６は、主ボード１０の部品側１１と同
一方向に面する。それから、軌道７０と７１は、主ボー
ドに滑り入れられる。もどり止め８２と８３が、主ボー
ド１０の後部縁に係合する時、タブ８０と８１はたわみ
、もどり止めをボード１０の半田側の表面において滑ら
せる。除去可能なアセンブリは、雄端子２９のビンが雌
端子コネクタ２７のソケットに挿入するまで、主ボード
１０に移動され、もどり止め８２と８３は、穴１０６と
１０７に侵入する。十分に設置されたＭＣＡ構成が、第
２図、第３図と第９図に示される。

ＭＣＡ＠或のアダプター・ボード１０をコンピュータに
設置するために、ＭＣＡカード・ホルダ１ｌ４とカード
・リテーナ１１５が、ボードｌＯにスナップ連結される
。ＭＣＡ背板１１０は、背板における穴を接地クリップ
９５と９６における開口９７と９８と整合させることに
より、ボードに３５ー 固定される。背板１１０は、一対のちょうねじｌ１１と
１１２を背板における開口を通って、開口９７と９８に
ねじ装着することにより、固定される。背板における他
の開口は、同軸コネクタ２４を背板を通って延びさせ、
モしてＲＪＩＩコネクタ２５へのアクセスを許容する。

ボードは、今、コンピュータに挿入される準備ができ、
エッジ接点ｌ４が、ＭＣＡ拡張スロット（図示されてい
ない）に係合する。

ＭＣＡカード・ホルダ１１４とカード・リテーナ１１５
は、標準ＩＢＭ　　ＭＣＡカード・ホルダ及びリテーナ
ではない。標準ＩＢＭ形式カード・ホルダ及びリテーナ
は、リベットによって標準■ＢＭ　　ＭＣＡ印刷回路ボ
ードに永久的に取り付けられるが、本発明において使用
された好ましいカード・ホルダ１１４とカード・リテー
ナ１１５は、除去可能であり、ＰＣＡ環境における使用
のためにボードの除去と再構成を許容する。

ＰＣＡアーキテクチャーを使用するコンピュータのため
のボードを再構或するために、ちょうね３６ じ１１１と１１２が、除去され、それからＭＣＡ背板１
ｌＯ、カード・ホルダｌｌ４、及びカード・リテーナ１
１５が除去される。除去可能なコネクタ・ボード・アセ
ンブリ２０は、それから捕まれ、そして外側に引っ張ら
れ、雌コネクタ２７を雄コネクタ２９から分離し、かつ
もどり止め８２と８３を穴１０６と１０７から押し退け
ながら、カットアウト１０５の縁に沿って軌道７０、７
１を滑動させる。除去可能なコネクタ・ボード・アセン
ブリ２０が、主ボードｌＯから取り払われる時、それは
、１８０度回転され、その結果除去可能なボード３５の
半田側３７（第４図）とホルダの基部６２は、第１Ｏ図
に示された如く、主ボードｌＯの部品側１ｌと同一方向
に面する。除去可能なコネクタ・ボード・アセンブリ２
０は、上記と同一方法においてカットアウト１０５内の
主ボードに滑り込まされる。もどり止め８２と８３は、
主ボードｌＯの部品側表面に沿って移動し、そして前述
と反対側から穴１０６と１０７に侵入する。

雌コネクタ２８は、今、雄コネクタ端子２９と整３７ 合され、そして二つのコネクタは、コネクタ・ボード・
アセンブリ２０が十分挿入された位置（図示されていな
い）に達する時、結合される。

さらに第１Ｏ図を参照すると、ＰＣＡ１ａ或のアダプタ
ー・ボードｌＯをコンピュータに設置するために、ＰＣ
Ａ背板１１８が、背板における穴を接地クリップ９５と
９６における開口９７と９８と整合させることにより、
ボードに固定される。

背板１１８は、ちょうねじｉｌｌと１１２を背板におけ
る開口を通して、開口９７と９８にねじ装着することに
より、固定される。こうして、ボード１０は、コンピュ
ータに挿入される準備ができ、エッジ接点ｌ６は、ＰＣ
Ａ拡張スロット（図示されていない）に係合する。

こうして、除去可能なコネクタ・ボード・アセンブリ２
０がＭＣＡ定位からＰＣＡ＠或に変更される時と、逆に
変更される時、外部通信コネクタ２４と２５は、主ボー
ドＩＯの部品側の上に延びている位置から主ボードの半
田側の上に延びている位置に変更される。同軸コネクタ
２４とＲＪＩｌコネクタ２５は、対称軸１３（第２図）
の反対側にあるために、それらはまた、除去可能なアセ
ンブリ２０の構威が切り換えられる時、対称軸ｌ３に関
して位置を交換する。

また、上記の好ましいアダプター・ボードの機械的な再
構或可能性は．、本発明の範囲内において、他の端末エ
ミュレータ以外の目的のために、他の形式の周辺装置と
コネクタでの使用に対して容易に適合されることが認識
される。例えば、アダプター１０が、高解像度ＲＧＢモ
ニターのためのグラフィック・インターフェースとして
使用されたならば、モニター・ケーブル・コネクタ（図
示されていない）が、コネクタ・ボード・アセンブリ２
０に取り付けられ、そしてコネクタは、背面における開
口との整合を維持するために、コンピュータ・キャビネ
ットの背面に関して再配置される。

このため、本発明は、広範囲のバーンナル・コンピュー
タの周辺機能で動作することが認識される。

好ましい回路構成 デュアル・コンピュータ●アーキテクチャ一周３９ 辺アダプターの本発明の開示された実施態様は、周辺機
能として端末エミュレー夕を具備するが、次に、二つの
パーソナル●コンピュータ●アーキテクチャー、即ち、
ＰＣＡアーキテクチャーとＭＣＡアーキテクチャーを端
末エミュレータ周辺機能にインターフェースするための
好ましいインターフェース回路が記載される。この点に
おいて第１２図を参照すると、アダプター・ボードをＰ
ＣＡ及びＭＣＡコンピュータ・アーキテクチャーにイン
ター７エースするための好ましい回路構或３０が示され
、３２７０エミュレーション・プロトコルを実施するた
めの端末エミュレーション回路を提供する特定周辺機能
を有する。好ましいインターフエース回路３０は、３２
７０プロトコル機能を実行するために、コンピュータ・
インター７エース・ゲート・アレイ１２０と、ＪＲ　　
ＣＰＵと指定された専用マイクログロセツシング回路又
はｃｐｕｌ２２の回りＣこ構事される。３２７０通信を
構或する信号は、ＪＲ　　ＣＰＵ１２２との通信のため
に連結されたアナログ・インターフェース４０− 回路４０において、ＢＮＣ／同軸コネクタ２４又はＲＪ
ＩＩコネクタ２５を経て受信される。

技術における熟練者に理解される如＜、ＭＣＡバスｌ４
とＰＣＡバスｌ６の如く、異なるコンピュータ・バスの
ための周辺装置インターフェースは、典型的に多数の同
一基本機能を実行する。即ち、アドレス信号からのアド
レス情報の受信、特定周辺回路がホストＣＰＨによって
アドレス指定されているかを決定するアドレス信号の復
号化、データ信号の受信と送信、割り込みの生威と剋理
、バスにおいていろいろなサイクルを収容するタイミン
グ指定、他の形式のコンピュータ・システム制御機能の
実行である。バス・コネクタのピン配置とエッジ・コネ
クタにおける接点の物理的な次元を含む、ＭＣＡバスと
ＰＣＡパスの間の（しばしば実質的な）差が、いろいろ
あるが、それにも拘わらず、類似性がある。

本発明は、両方のバス・アーキテクチセ一に共通の機能
の間の類似性を利用する。ボード実資産と構威要素の使
用における重大な有効性が、バスの間の差をなお許容し
ながら、両バスに共通なコンピュータ・インター７エー
ス機能を提供し、かつ、カスタムＶＬＳＩコンピュータ
・インターフェース・ゲート・アレイ１２０を通して両
バスにサービスを提供することにより、本発明において
獲得される。コンピュータ・インターフェース・ゲート
・アレイ１２０は、ＰＣＡ及びＭＣＡバスの両方に共通
なコンピュータ・インター７エース・サービスと機能の
多くを実行する。

この点において第１２図を参照すると、ＭｃＡバスｌ４
とＰ　Ｃ　Ａ　ハスｌ６の両方のアドレス線Ａ００−Ａ
１９が、復号化のために、コンピュータ・インターフェ
ース・ゲート・アレイ１２０に設けられる。ＭＣＡバス
ｌ４は、ＰＣＡバスよりも多くのアドレス線を含むため
に、ＭＣＡバスのアドレス線Ａ２０−Ａ２３が、カード
・セレクト・アドレス復号回路１２６に設けられ、特定
アダプター・カード１０がＭＣＡバスにおいてアドレス
指定されているかを復号する。復号器１２６の出力は、
特定アダプターがＭＣＡバスにおいてアドレス指定され
る時、ロー（ｌｏｗ　　ｔｒｕｅ）になる／ＡＤＳＥＬ
と指定された信号である。（注意：続く議論の目的のた
めに、信号名の前のスラッシュ「／」は、ロー信号を意
味する）。

ＰＣＡバスｌ６又はＭＣＡバスｌ４がアクティブである
かの決定は、線１２８に設けられたＭＣＡ　　ＵＮＩＱ
ＵＥ　　ＧＲＯＵＮＤと指定された信号によって行われ
る。ＰＣＭＤＬと指定されたこの信号はまた、アダプタ
ーがＭＣＡバスに接続された時のみ接地されるＭＣＡバ
スｌ４のピンの一つから導出される。線は、プルアップ
抵抗器Ｒ２によって最大５ボルトにプルアップされ、そ
の結果アダプター・ボードがＰＣＡバスｌ６に接続され
たならば、信号ＰＣＭＤＬは、ハイになる。従って、Ｐ
ＣＭＤＬ信号は、二つの異なるコンピュータ・アーキテ
クチャーのどれが使用されているかを識別する。

ＭＣＡバス１４とＰＣＡバスｌ６の両方からのデータ信
号ＤＯＯ−Ｄ０７は、双方向回路であるローバイト・ト
ランシーバ回路１３０に提供され４３− る。トランシーバ１３０からのデータ信号又はバスＢＤ
Ｏ−ＢＤ７は、データ転送のために、コンピュータ・イ
ンターフェース・ゲート・アレイｌ２０と共に、ＪＲ　
　ＣＰＵｌ２２に提供される。

データ線ＢＤＯ−ＢＤ７は、ｌ６ビット・データ・パス
のローバイトとして考えられる。

技術における熟練者は、８、ｌ６又は３２ビット・バス
のいづれかであるＭＣＡバスｌ４が、少なくとも付加的
なデータ信号ＤＯ８−Ｄｌ５を含むことを理解する。こ
れらの線は、１６ビット・データ・パスのハイバイトと
考えられる。アダプターが１６ビット・パスとして動作
する構或において、ＭＣＡバスｌ４からのデータ信号Ｄ
ＯＳ−Ｄｌ５は、ハイバイト１３１に提供され、データ
線ＢＤＯ　８−ＢＤ　ｌ　５へのハイバイト・データを
バッ７アーする。ハイバイト線ＢＤＯ８−ＢＤＩ５は、
ハイバイト・トランシーバ１３２と共に、ハイバイト・
ランダム・アクセス・メモリ（ＲＡＭ）１３４に提供さ
れる。ハイバイトＲＡＭｌ３４は、三重ポートＲ　Ａ’
Ｍの一部を構威し、好まし４４ くは、８Ｋｘ８又は３２Ｋｘ８スタティックＲＡＭであ
る。ＲＡＭｌ３４は、ゲート・アレイｌ２０からの出力
アドレス線として設けられたアドレス線ＭＡ　Ｏ　−Ｍ
Ａ　７によってアドレス指定される。

ＲＡＭ１３４、１３６は、３２ＫバイトＲＡＭが使用さ
れたならば、合計６４Ｋバイトに拡張される。

ハイバイトＲＡＭ１３４のデータは、ホストバス線ＤＯ
８−Ｄ１５からか、又は内的に内部データ線ＭＤ　Ｏ　
−ＭＤ　７を経て生ずることが理解される。データがデ
ータ線ＭＤ　Ｏ　−ＭＤ　７において生ずるならば、そ
れは、ハイバイト・トランシーバ１３２を通過する。デ
ータ線ＭＤ　Ｏ　−ＭＤ　７は、ハイバイト・トランシ
ーバｌ３２、コンピュータ・インターフェース・ゲート
・アレイｌ２０、ローバイトＲＡＭ１３６、及びプログ
ラム読み取り専用メモリ（ＲＯＭ）１３８の間に連結さ
れた内部データ・バスである。ＲＡＭ１３４、１３６と
ＲＯＭｌ３８は、各々、最大合計６４Ｋバイトであり、
そしてアドレス線ＭＡ　Ｏ−ＭＡ　７とＢＡＯＢＡ７に
よりアドレス指定される。

ＭＣＡバスｌ４とＰＣＡバスｌ６の両方からのクロック
、アドレス・ストローブ、メモリ・リフレッシュ信号、
等の制御信号は、ＳＹＳＴＥＭＣＯＮＴＲＯＬ　　ＢＵ
Ｓ（システム制御バス）と指定された信号として、コン
ピュータ・インターフェース・ゲート・アレイ１２０に
提供される。

ＭＣＡバスｌ４とＰＣＡバスｌ６の両方からの／Ｉ　Ｒ
ＱＡ−／Ｉ　ＲＱＤの如く、割り込み要求信号がまた、
ゲート・アレイ１２０に提供される。

以下に非常に詳細に議論された如く、コンピュータ・イ
ンターフェース・ゲート・アレイ１２０は、いろいろな
３２７０プロトコルとメイン７レーム通信機能を実現す
るために必要とされた複数のデータ記憶レジスターを含
む。従って、コンピュータ・インターフェース・ゲート
・アレイ１２０かも発出する信号は、メモリｌ３４、ｌ
３６、ｌ３８のためのメモリ・アドレスを形成するアド
レス線ＭＡ　Ｏ　−ＭＡ　７を含む。アドレス・ラッチ
ｌ４０は、アドレス信号ＭＡ　Ｏ　−ＭＡ　７をバッ７
アーシ、そしてメモリに提供された信号ＢＡＯ−ＢＡ７
を含むロー・アドレスを形威する。

ゲート・アレイはまた、メモリ１３４、１３６、１３ｇ
のためのＭＥＭＯＲＹ　　ＣＯＮＴＲ，ＯＬ（メモリ制
御）信号を生成する。これらの信号は、メモリからの読
み出しとメモリへの書き込みを制御するための特定メモ
リ制御信号を設けるメモリ制御プログラム論理アレイ（
ＰＡＬ）１４２に提供される。

専用特殊目的のコンピュータ自身であるＪＲＣＰＵｌ２
２は、他のコンピュータに類似する方法において命令と
データをアクセスするために、メモリをアドレス指定す
ることができる。従って、アドレス信号ＣＡＯＯ−ＣＡ
ｌ３は、コンピュータ・インターフェース・ゲート・ア
レイ１２０、ＪＲ　　ＣＰＵｌ２２とマイクロコードＲ
ＡＭｌ４４ａ，１４４ｂの間のバスとして提供される。

マイクロコードＲＡＭｌ４４は、好ましくは、８Ｋｘ８
スタティックＲＡＭであり、そしてＣＤＯＣＤ７とＣＤ
Ｏ８−ＣＤ１５と指定されたデータ・−４７ バスを提供する。

ＲＡＭ１４４は、ＪＲ　　ＣＰＵｌ２２の命令の記憶の
ために使用される。これらの命令は、ホストＣＰＵから
ダウンロードされ、そしてＩ　ＲＭＡ，ＰＪ％　ＩＢＭ
高度アダプター、等の複数の異なるエミュレーション・
モードの一つにおいて動作するためにＪＲ　　ＣＰＵを
構成する。

オプシａン・スイッチ１４６のセットは、パワーアップ
・サイクル中、コンピュータ・インターフェース・ゲー
ト・アレイ１２０によって読み出される。コンピュータ
・インターフェース・ゲート・アレイ１２０は、スイッ
チ・ドライバーｌ４７によりスイッチ情報をＣＤＯ−Ｃ
Ｄ７バスに駆動させる。コンピュータ・インターフェー
ス・ゲート・アレイ１２０がＭＣＡ環境において使用さ
れる時、入力スイッチ情報が、代替的なアダプタ−ＩＤ
情報を生戒するために使用される。これは、コンピュー
タ・インターフェース・ゲート・アレイを、各々一意的
な識別子を有する複数の異なる設計において使用可能に
する。コンピュータ・イ−４８ 冫ターフェース・ゲート・アレイ１２０がＰＣＡ環境に
おいて使用される時、入力スイッチ情報は、アダプター
に設置された資源のためのベース・アドレス・ロケーシ
ョンを確立するために使用される。これは、二つの装置
（アダプターと別の周辺装置）が、同一アドレス空間を
共有しないことを保証するために行われる。

次に、第１３図を参照すると、コンピュータ・インター
フェース・ゲート・アレイ回路１２０が、好ましくは、
カスタム又はセミカスタムＶＬＳＩゲート・アレイとし
て構威される。コンピュータ・インターフェース・ゲー
ト・アレイ１２０の主要機能ブロックは、ラッチ回路１
５０を含み、過渡的ないろいろなアドレス情報とステー
タス情報において、アドレス・マルチプレクサ−１５２
、１５３、１５７、１５８、セットアップに関する情報
を記憶するためのコンフィギュレーション・レジスター
・バンク１６０，アダプターの特定機能（この場合端末
エミュレーション）の実行に特定の情報を記憶するため
の周辺機能又はエミュレータ・レジスター・バンクｌ６
２、復号器回路１６８、１６９、トリプル・ポートＲＡ
Ｍコントローラｌ６５、ＰＣサイクル制御ユニット１７
０，スイッチ捕獲回路ｌ７５、ＪＲ　　ＣＰＵ監視及び
制御回路１８０、及び割り込み制御１９０をラッチする
ために使用される。

コンフィギュレーション・レジスター１６０は、ｐｃデ
ータパスＰＣ　　ＤＡＴＡ　　Ｂｕｓを経てダウンロー
ドされたコンフィギュレーション・データを記憶する。

レジスターは、ＭＣＡコンフィギュレーション・レジス
ターＭＣＡ　　ＣＯＮＦＩＧ″Ａ″ＲＥＧ，二重目的Ｍ
ＣＡ及びＰＣＡコン７イギュレーション・レジスターＭ
ＣＡ＆ＰＣＡ　　ＣＯＮＦ　Ｉ　Ｇ″Ｂ’Ｒ　Ｅ　Ｇと
ＭＣＡ＆ＰＣＡ　　ＣＯＮＦ　Ｉ　Ｇ’Ｃ’Ｒ　Ｅ　Ｇ
，及びＭＣＡ　　ＣＯＮＦＩＣ’Ｄ″ＲＥＧを含む。

入りアドレス線ＡＯＯ−Ａｌ９は、プログラマブル・ベ
ース・アドレス比較器１５６を含む回路１２０において
、いろいろなロケーションに設けられる。アドレス線Ａ
ＯＯ−ＡＩ２は、ラッチされたアドレス信号ＬＡＯＯ−
ＬＡｌ２としてのアドレスのビットの記憶のために、ラ
ッチ回路１５０に設けられる。ベース・アドレス比較器
１５６は、入りアドレスをいろいろなベース・アドレス
に比較し、そして選択されたベース・アドレスがアドレ
ス・バスにおいて発生したことを指示する出力信号をバ
ス・サイクルの開始において提供する。ベース・アドレ
スは、特定のプログラミング・インターフェースに割り
当てられたホストＣＰＵのアドレス空間におけるアドレ
スに対応する。

ベース・アドレス比較器１５６からの出力信号は、信号
ＲＡＭ　　ＢＡＳＥ　（ベース）、ＲｏＭＢＡＳＥ　（
ベース）、ＪＲ　　ＢＡＳＥ（ベース）、ＰＪ　　ＢＡ
ＳＥ　（ベース）、ＩＲＭＡ　　ＢＡＳＥ（ベース）、
ＳＩＲＭＡ　　ＢＡＳＥ（ベースつ、ＩＢＭ　　ＢＡＳ
Ｅ（ベース）と、ＧＲＯＢＡＬＲＥＡＲＭ　　ＢＡＳＥ
（ベース）を含む。これらの出力信号は、ラッチ１５０
に提供される。ＲＡＭ　　ＢＡＳＥと指定された信号は
、アドレス線Ａ００−Ａｌ９におけるアドレスが、それ
ぞれＰＣ５１一 Ａモード又はＭＣＡモードがセレクト信号ＰＣＭＤＬに
よって選択されるかにより、アドレスＰＣＡ　　ＳＥＧ
ＭＥＮＴ又はＭＣＡ　　ＲＡＭ　　ＢＡＳＥ　　ＳＬＣ
Ｔに対応する時、発生する。マルチプレクサ−１５７は
、選択されたモードにより、これらの二つのアドレス・
セグメントの間を選択する。ＲＡＭ　　ＢＡＳＥと、統
＜ＰＣ　　ＭＥＭＲＥＱ（復号器１６８から）は、トリ
プル・ポートｌ３４、１３６が、読み出し又は書き込み
動作のために、ホストＰＣによって選択されたことを指
示する。

同様に、比較器１５６は、アドレス線ＡＯＯＡ１９と、
ＰＣＡ　　ドＯＭ　　ＢＡＳＥ　　ＳＬＣＴ又はＭＣＡ
　　ＲＯＭ　　Ｂ＾ＳＥ　　ＳＬＣＴのいづれかのアド
レス・セグメントの間の比較に応答して、信号ＲＯＭ　
　ＢＡＳＦをラッチ１５０に提供する。これらの二つの
アドレス・セグメントは、ＰＣＡ又はＭＣＡモードがセ
レクト信号ＰＣＭＤＬによって選択され牽か（こより、
マルチプレクサ−１５８によって選択さトる。ＲＯＭ　
　ＢＡＳＥ５２ 信号は、ＲＯＭ１３８が読み出し動作のために選択され
たことを指示する。

アドレス・セグメントＭＣＡ　　ＲＡＭ　　ＢＡＳＥ　
　ＳＬＣＴとＭＣＡ　　ＲＯＭ　　ＢＡＳＥ　　ＳＬＣ
Ｔが、コンフィギュレーション●レジスター・バンク１
６０にお１ナるレジスターＭＣＡ　ＣＯＮＦＩＧ’Ｄ″
ＲＥＧに記憶される。アドレス・セグメントＰＣＡ　　
ＳＥＧＭＥＮＴは、バンク１６０における対応するレジ
スターＰＣＡ　　ＳＥＧＭＥＮＴに記憶される。セグメ
ントＰＣＡ　　ＲＯＭＢＡＳＥ　　ＳＬＣＴは、スイッ
チ捕獲回路ｌ７５から導出され、そしてオプション・ス
イッチｌ４６の設定の関数である。これらのアドレス・
セグメントは、システム・コンフィギュレーション中、
セットアップされ、かつ記憶される。

ＭＣＡ　　ＣＯＮＦＩＧ’Ａ″ＲＥＧレジスター・バン
ク１６０に記憶された他のコン７イギュレーション情報
は、ＭＣＡ動作がイネープルされたことを指示するため
に、復号器１５６に提供されたＭＣＡ　　ＣＡＲＤ　　
ＥＮＡＢＬＥ信号を含む。ＭＣＡ　　１０　　ＢＡＳＥ
　　ＳＬＣＴは、ＭＣＡモードにおけるＩＯ動作のため
のアドレス領域を指示するアドレス・セグメントである
。このアドレス・セグメントは、マルチプレクサ−１５
２に提供され、ＰＣＡ又はＭＣＡモードが動作している
かにより、スイッチ捕獲回路１７５からのＭＣＡ　　１
０　　ＢＡＳＥ　　ＳＬＣＴとＰＣＡ　　１０　　ＢＡ
ＳＥ　　ＳＬＣＴの間を選択する。

アドレス・セグメントＭＣＡ　　ＪＲ　　ＢＡＳＥＳＬ
ＣＴはまた、ＭＣＡ　　ＣＯＮＦＩＧ’Ａ’ＲＥＧにお
いて記憶される。ＭＣＡ機械のＪＲモードにおける動作
のためのアドレス空間に対応するこのアドレスは、マル
チプレクサ−１５３に提供され、再び、モードがＭＣＡ
又はＰＣＡであるかにより、スイッチ捕獲回路１７５か
らのＭＣＡＪＲ　　ＢＡＳＥ　　ＳＬＣＴとＰＣＡ　　
ＪＲ　　ＢＡＳＥ　　ＳＬＣＴの間を選択する。

マルチプレクサ−１５２、１５３の出力は、それぞれ、
アドレス●セグメント１０　　ＢＡＳＥＳＥＬＥＣＴと
ＪＲ　　ＢＡＳＥ　　ＳＥＬＥＣＴであり、これは、そ
れから、アドレス・バスにおける瞬時アドレスと比較器
１５６によって比較され、これらのアドレス空間の一方
が、Ｉ／Ｏ動作のために選択されている時を検出する。

割り込みコンフィギュレーション情報は、レジスター・
バンク１６０におけるレジスターＭＣＡ＆ＰＣＡ　　Ｃ
ＯＮＦＩＧ’Ｂ’ＲＥＧにおいて記憶さレル。信号ＩＮ
Ｔ　　ＶＥＣＴ　　ＳＥＬＥＣＴ，ＩＮＴ　　ＴＹＰＥ
とＩＮＴ　　ＥＮＡＢＬＥは、それぞれ、割り込みベク
トル、割り込み形式と、割り込みイネーブルを意味する
。また、このレジスターに、復号器１５６に提供された
３ＰＯＲＴＲＡＭ　　ＥＮと指定されたトリプル・ボー
トＲＡＭの動作をイネーブルするｔ；めのフラグが記憶
される。

前述の如く、いろいろな端末エミュレータ・モード（例
えば、ＩＲＭＡ，ＰＪ，ＩＢＭ高度アダプター、等）が
、ＪＲ　　ＣＰＵｌ２２においてプログラミングにより
実現される。選択モードにおける動作は、上記の如く、
ホストＰＣにおけるソ一５５ー フトウェア・ドライバーによって必要とされたパラメー
タ、コマンド及びレジスターの所定セットを具備するプ
ログラミング・インターフェースを提供し、ソフトウェ
ア・ドライバーに特定エミュレータ・モードの動作を実
施させる。本発明により動作する関連プログラミング・
インターフェースは、コンピュータ・インターフェース
・ゲート・アレイ１２０における資源、即ち、エミュレ
ータ・レジスターのグループとレジスター畢パンクｌ６
２におけるハンドシェイク・フラグを使用し、そしてま
た、トリプル・ポートＲＡＭコントローラ１６５の資源
を使用する。レジスターの各グループは、イネーブルさ
れた時、所定のベースＩ／Ｏアドレスにおいて開始する
ホストＰＣのＩ／Ｏアドレス・マップの部分を占有する
。

特定プログラミング・インターフェースのイネーブルは
、コン７イギュレーション●レジスター１６０のフラグ
によって決定される。レジスターＭＣＡ＆ＰＣＡ　　Ｃ
ＯＮＦＩＧ’Ｂ’ＲＥＧは、ＰＪモード（ＰＪ　　ＥＮ
ＡＢＬＥ）とＩＨＭＡモーー５６ ド（Ｉ　ＲＭＡ　　ＥＮＡＢＬＥ）をイネーブルするた
めのフラグを含み、一方、レジスターＭＣＡ＆ＰＣＡ　
　ＣＯＮＦＩＧ’Ｃ’ＲＥＧは、ＩＢＭ高度アダプター
・モード（ＩＢＭ　　ＥＮＡＢＬＥ）とＳ　ＩＲＭＡモ
ード（Ｓ　Ｉ　ＲＭＡ　　ＥＮＡＢＬＥ）をイネーブル
するための７ラグを含む。関連セレクト信号ＳＩＲＭＡ
　　ＢＡＳＥ　　ＳＬＣＴとＰＪＢＡＳＥ　　ＳＬＣＴ
はまた、復号器１５６に提供され、Ｓ　Ｉ　ＲＭＡ及び
ＰＪモードのためのベース・アドレスがアドレス・バス
において検出された時を知らせる。

これらのプログラミング・インターフェースは、システ
ム初期化中、ソフトウェアにより選択的にイネーブルさ
れる。特定プログラミング・インターフェースは、コン
フィギュレーション・レジスター・バンク１６０におけ
る一定のビットによって決定された特定ベース・アドレ
スにおいてイネーブルされる。プログラマブル・ベース
・アドレス比較器１５６は、イネーブルされたプログラ
ミング・インターフェースのための選択されたべース・
アドレスをＡＯＯ−Ａｌ９と比較し、そして適切なアド
レス範囲が検出された時、関連プログラミング・インタ
ーフエース・ベース信号（例えば、ＧＬＯＢＡＬ　　Ｒ
ＥＡＲＭ　　ＢＡＳＥ，ＩＢＭ　　ＢＡＳＥ，ＳＩＲＭ
Ａ　　ＢＡＳＥ，ＰＪ　　ＢＡＳＥＳ　ＩＲＭＡ　　Ｂ
ＡＳＥ１及びＪＲ　　ＢＡＳＥ）が、線１５９において
断定される。これらの信号は、続いて復号され、モして
復号器回路ｌ６８におけるタイミング信号と同期され、
エミュレータ・レジスター・バンク１６２における特定
レジスターの読み出しと書き込みのために、個々のレジ
スター・イネーブル信号とストローブを生戊する。

ＰＣＡアドレス・バスＡＯＯ−Ａｌ９は、ｐｃＡバス・
サイクルを通して安定のままである。ＭＣＡアドレス●
バスＡＯＯ−Ａｌ９は、ＭＣＡバス・サイクルの全体で
ラッチされず、そしてコンピュータ・インター７エース
・ゲート・アレイ１２０における透明ラッチ（ｔｒａｎ
ｓｐａｒｅｎｔ　　ｌａｔｃｈ）１５０によってラッチ
されなければならない。プログラマブル・ベース・アド
レス比較器１５６によって生或されたプログラミング・
インター７エース・ベース信号１５９は、アドレスによ
って部分的に決定され、そしてまた、アドレス変化の前
に、ラッチされなければならない。ラッチされたアドレ
スとラッチされたプログラミング・インター７エース・
ベース信号は、レジスター・バンク１６２の一部である
特定プログラミング・インターフェースにおける特定レ
ジスターを読み出し及び書き込みするための個々のレジ
スター・イネーブル信号を生威するために、復号器１６
８によって使用される。透明ラッチｌ５０は、／ＡＤＬ
がＭＣＡバス・サイクル中断定された時、アドレスとベ
ース信号をラッチする。

透明ラッチ１５０は、ＰＣＭＤＬによって決定されたＰ
ＣＡバス・サイクル中、透明のままである。

ラッチ回路１５０の出力は、複数のラッチされたアドレ
スと信号を具備し、復号器回路１６８に提供される。ま
た、復号器には、ＰＣサイクル制ー５９一 御回路１７０からの読み出し及び書き込み信号／ＲＤと
／ＷＲが提供される。復号器１６８は、ＭＣＡ　　ＣＯ
ＮＦＩＧ　　ＤＥＣＯＤＥ，ＰＣＡ　　ＳＨＡＲＥＤ　
　ＩＮＴＥＲＲＵＰＴ，ＩＢＭ＆ＳＩＲＭＡ　　ＤＥＣ
ＯＤＥ，ＩＲＭＡ＆ＰＪ　　ＤＥＣＯＤＥＳＪＲ　　Ｄ
ＥＣＯＤＥ，及びＲＡＭ＆ＲＯＭ　　ＤＥＣＯＤＥとし
て、第１３図に示された機能ブロックに分割される。こ
れらの機能ブロックは、動作モード又は特定ベース・ア
ドレスを指示する特定のラッチされた信号、／ＲＤ及び
／ＷＲタイミング信号、及びいろいろなラッチされたア
ドレス信号ＬＡＯ−ＬＡ３を受信し、そしてレジスター
●バンク１６２におけるいろいろなレジスターを読み出
し及び書き込むための線１６７において出力ストローブ
信号を提供する。ラッチｌ５０からの出力はまた、ＲＡ
Ｍコントローラ１６５へのラッチされたアドレス・バス
ＬＡＯＯ−ＬＡｌ２と、ラッチされた制御信号ＬＡＴＣ
Ｈ　　／ＳＯ、ＬＡＴＣＨ　　／Ｓｌ，ＬＡＴＣＨ　　
／ＣＭＤ及びＬＡＴＣＨ　　Ｍ／１０を含む。

−６０ ラッチ１５０は、復号器１６８におけるＭＣＡＣＯＮＦ
ＩＧ　　ＤＥＣＯＤＥブロックに信号ＬＡＴＣＨ　　Ｓ
ＥＴＵＰ　　ＢＡＳＥを提供し、その出力は、システム
・セットアップ中、コン７イギュレーション・レジスタ
ー１６０においてセットアップ・レジスターの幾つかを
選択するために使用される。

復号器１６８におけるＰＣＡ　　ＳＨＡＲＥＤＩ　ＮＴ
ＥＲＲＵＰＴブロックは、信号ＧＬＯＢＡＬ　　ＲＥＡ
ＲＭ　　ＢＡＳＥを受信し、そしてパーソナル・コンピ
ュータＡＴ（ＩＢＭ文書ＮＯ．６１８３３５５）のＩＢ
Ｍ技術リファレンスにおいて規定された／ＧＬＯＢＡＬ
　　ＲＥＡＲＭ信号を割り込み制御１９０に提供する。

復号器１６８におけるＩＢＭ＆ＳＩＲＭＡ　　ＤＥＣＯ
ＤＥ機能ブロックは、ＬＡＴＣＨ　　ＩＢＭＢＡＳＥと
ＬＡＴＣＨ　　ＳＩＲＭＡ　　ＢＡＳＥを受信し、そし
てレジスター・バンク１６２においてＩＢＭ＆ＳＩＲＭ
Ａ　　ＩＮＴＥＲＦＡＣＥＳと名付けた関連レジスター
に出力ストローブを提供する。

同様に、復号器１６８におけるＩ　ＲＭＡ＆Ｐ　ＪＤＥ
ＣＯＤＥ機能ブロックは、ラツチ１５０からＬＡＴＣＨ
　　ＰＪ　　ＢＡＳＥとＬＡＴＣＨ　　ＩＲＭＡ　　Ｂ
ＡＳＥを受償し、そしてレジスター・バンク１６２にお
けるＰＪ＆ＩＲＭＡ　　ＩＮＴＥＲＦＡＣＥＳレジスタ
ーの関連レジスターに出力ストローブを提供する。

復号器１６８におけるＪＲ　　ＤＥＣＯＤＥ機能ブロッ
クは、ラッチ１５０からＬＡ’Ｉ：Ｃ｝｛　　ＢＡＳＥ
信号を受信し、そしてＪＲプロセッサーの入力／出力を
命令するための出力信号を提供する。

これらの出力信号は、ＪＲプロセッサー・チツプ１２２
のチップ・セレクトのための／ＪＲＣＳ，ＪＲチップへ
の書き込み信号としての／ＪＲＷＲ，及びＪＲチップの
ためのレジスター・セレクト・アドレスとしてのＪＲＡ
Ｏ−ＪＲＡ３を含む。

復号器１６８におけるｌＡＭ＆ＲＯＭ　　ＤＥＣＯＤＥ
機能ブロックは、ラッチ１５０からＬＡＴＣＨ　　ＲＯ
Ｍ　　ＢＡｓＥとＬＡＴＣＨ　　ＲＡＭＢＡＳＥ信号を
受信し、そしてＬＡＴＣＨ　　ＡＬＬ　　ＢＡＳＥと指
定された出力信号をＰＣサイクル制御回路１７０に提供
し、そしてまた、トリプル・ポー｝ＲＡＭへのメモリ動
作を意味するために、読み出し及び書き込み制御信号Ｐ
Ｃ　　ＲＤ／ＷＲとＰＣ　　ＭＥＭＲＥＱをトリプル・
ボートＲＡＭコントローラ１６５に提供する。ＬＡＴＣ
ＨＡＬＬ　　ＢＡＳＥ信号は、ｐｃアドレス・バスにお
けるアドレスが、このボードのためであり、そしてＰＣ
サイクル制御が、読み出し又は書き込み動作のいづれか
適切な方の処理を開始することをＰＣサイクル制御１７
０に通知する。言い換えれば、イネーブルされたＩＲＭ
Ａ，ＰＪ，ＪＲ又は他の任意のベースのベース復号化が
あり、そしてＰＣサイクルは、その機能を実行する。

サイクル制御回路１７０はまた、ラッチ１５０からＬＡ
ＴＣＨ　　Ｍ／ＩＯ信号、ＬＡＴＣＨ　　／ＣＭＤ信号
、ＬＡＴＣＨ　／Ｓ１、及びＬＡＴＣＨ　　／ＳＯ信号
を、そしてＲＡＭコントローラｌ６５からＲＡＭ　　Ｂ
ＵＳＹ信号を受信する。それ一６３ からサイクル制御回路は、レジスター・バンクｌ６０に
おけるレジスターへの読み出し又は書き込みを制御する
ための制御信号／Ｒ．Ｄと／ＷＲ，ＭＣＡ／ＰＣＡチャ
ネル・レディ制御信号ＣＨＲＤＹ１方向信号／ＲＤ　Ｉ
　Ｒ，及びイネーブル信号／ＤＢＥＮを提供し、トラン
シーバ１３０と１３１の動作モードを制御する。

第１２図の議論から、線ＣＤＯ−ＣＤ７は、スイッチ・
ドライバー１４７を通してオプション・スイッチ１４６
に連結されることが・想起される。

パワーオン状態の直後、スイッチ設定が、／ＲＤＳＷＩ
ＴＣＨが断定された時、コンピュータ・インターフェー
ス・ゲート・アレイ１２０によってサンプルされる。デ
ータは、スイッヂ捕獲回路１７５の内部に記憶される。

アダプター１０の好ましい実施態様がＰＣＡバスにおい
て設置された時、スイッチ１４６は、ベース・アドレス
ＰＣＡ　　ＩＯ　　ＢＡＳＥ　　ＳＬＣＴ，ｐｃＡ　Ｒ
ＯＭ　　ＢＡＳＥ　　ＳＬＣＴ，及びＰＣＡ　　ＪＲ　
　ＢＡＳＥ　　ＳＬＣＴを規定する。

−６４− ＭＣＡバスに設置された時、スイッチ１４６は、ＭＣＡ
　　ＡＬＴ　　ＡＤＰＴ　　ＩＤ　　ＬＯＷと指定され
た代替アダプター・ローバイト識別子を提供する。アダ
プターＩＤは、ＩＢＭ社によって出版されたＰＳ／２モ
デル５０と６０ハードウェア技術リファレンス・マニュ
アルにより、ＭＣＡ互換アダプターの各異なる形式に割
り当てられた２バイト値である。

ゲート・アレイ回路１２０は、さらに、／ＪＲＲＤ１／
ＬＯＷＲＳＣＡ　ｌ　ｌ−ＣＡｌ　３とＣＰＵＣＬＫ　
Ｉ　Ｎと指定されたＪＲ　　ＣＰＵ１２２から、信号を
受信するＪＲ　　ＣＰＵ監視／制御回路１８０を具備す
る。これらの信号を監視することにより、回路１８０は
、ＪＲ　　ＣＰＵが、メモリ・マップＩ／Ｏとトリプル
・ポートＲＡＭをアクセスしている時を決定する。トリ
プル・ポートＲＡＭコントローラ１６５は、監視／制御
回路１８０からＪＲ　　ＲＤ／ＷＲとＪＲ　　ＲＡＭ　
　ＲＥＱを受信する。この回路はまた、ＪＲ　　ＣＰＵ
がゲート・アレイ１２０をアクセスしている時、マイク
ロコードＲＡＭｌ４４ａと１４４ｂをディスエープルす
る／ＦＷＥＮを生或する。

ＪＲ　　ＣＰＵＩ２２のインター７エース・タイミング
要求条件は、ＭＣＡ及びＰＣＡ制御とパス・タイミング
と必ずしも同期しない。従って、ＰＣサイクル制御回路
１７０は、ＪＲ　　ＴＩＭＩＮＧと指定されたＪＲタイ
ミング信号を、復号器ｌ６８内のＪＲ　　ＤＥＣＯＤＥ
回路に提供する。これらのタイミング信号は、ＬＡＴＣ
：Ｈ　　ＪＲ　　ＢＡＳＥ，ＬＡ３−ＬＡＯ、／ＲＤと
／ＷＲと共に、ＪＲ　　ＣＰＵの動作を適正に順序付け
るために、／Ｊ　ＲＣＳ，／Ｊ　ＲＷＲとＪＲＡＯ−Ｊ
ＲＡ３と指定されたクロック同期ＪＲ制御信号を発生さ
せる。

ＲＡＭコントローラ１１６５は、第１２図に関連して記
載されたトリプル・ポートＲＡＭの制御のために、線１
６６において適切なメモリ制御信号を生或するために動
作する。線１６６におけるメモリ制御信号は、償号ＭＡ
　Ｏ　−ＭＡ　７、ＭＤＯ−ＭＤ７、／ＥＸＴＲＤＹ，
／ＰＣＲＤＹ，ＳＳ０、３３　１，／ＤＰＷＲ，／ＤＰ
ＲＤと／ＬＡＴＣＨを含む。ＲＡＭ　　ＢＵＳＹ信号は
また、トリプル・ポート・メモリ動作が進行中である時
、ＲＡＭコントローラ１６５から提供される。ＲＡＭコ
ントローラ１６５は、さらに、ＪＲアドレス・バスＣＡ
Ｏ　Ｏ−ＣＡ　ｌ　ｌ，ラッチされたアドレス線ＬＡＯ
Ｏ−ＬＡ１２、及び制御信号ＥＸＴ　　ＲＥＱ，ＤＡＤ
Ｏ、ＰＣ　　ＲＤ／ＷＲ，ＪＲ　　ＲＡＭ　　ＲＥＱＳ
　ＪＲ　　ＲＤ／ＷＲとＰＣ　　ＭＥＭＲＥＱを受信す
るために連結される。

／　Ｅ　Ｘ　Ｔ　Ｒ　Ｄ　Ｙ　ハ、アダプターＩＯにお
イテ使用される外部プロセッサー（図示されていない）
の制御のために提供される。本発明は、トリプル・ポー
トＲＡＭ，即ち、ホストｐｃ，専用ＪＲプロセッサーと
、存在すればコブロセッサーへの三つの非同期インター
フエースをサポートする。コブロセッサーは、ＲＡＭコ
ントローラ１６５に提供されたＥＸＴＲＥＱを活動化さ
せることにより、ＲＡＭをアクセスする。その信号は、
ゲート・アレイのクロックに同期化され、そして内部仲
裁回６７一 路（別個には示されない）は、コブロセッサーの外部サ
イクルに利用可能なタイムスロットがあるかを決定する
。スロットが利用可能でないならば、外部プロセッサー
は、待機しなければならない（これは、ＪＲ回路又はＰ
ＣがＲＡＭのアクセスにビジーであることを意味する）
。タイムスロットが利用可能である時、コントローラ１
６５は、要求を循環させ、そして／ＥＸＴＲＤＹローヲ
取リ、それからそれをハイにする。／ＥＸＴＲＤＹがハ
イになる時、それは、サイクルが完了し、かつデータが
ラッチされたことを意味する。

さらに第１３図を参照すると、ＭＣＡ又はＰＣＡバスか
ら受信されたローバイトを含むと考えられる線ＢＤＯ−
ＢＤ７を具備する内部ＰＣデータ・バスが、バス・バッ
７アー１８２を通して提供される。内部ＰＣ　　ＤＡＴ
Ａ　　ＢＵＳは、バス・バッファ−１８２から提供され
、そしてＲＡＭコントローラ１６５と共に、レジスター
・バンクｌ６０と１６２におけるいろいろなレジスター
に連結され、ホスト・パーソナル・コンピュータからい
ろ６８ いろなレジスターにデータの転送を許容する。

上記の議論から、内部マイクロコードＲＡＭＩ４４は、
データ線ＢＤＯ−ＢＤ７を通してホスト・バーンナル・
コンピュータからダウンロードされることが考えられる
。ホスト・システムからダウンロードされたデータは、
ローバイト・トランシーバｌ３０（第１２図）を通して
転送され、そしてＪＲ　　ＣＰＵ１２２の線ＢＤＯ−Ｂ
Ｄ７に直接適用される。線ＢＤＯ−ＢＤ７は、ＪＲ　　
ＣＰＵ１２２との間に制御及びダウンロード・データを
転送するために使用された双方向ポートを形戊する。ダ
ウンロード・データは、ＪＲ　　ＣＰＵｌ２２に内的な
論理回路によって、ＪＲＡＯ−ＪＲＡ３により提供され
たアドレスに従い、ＣＤＯ−ＣＤ７データ・バス又はＣ
Ｄ８−ＣＤｌ５データ・バスのいづれか、そしてこのた
め、関連ＲＡＭＩ４４ａ又は１４４ｂに転送される。

ＪＲ　　ＣＰＵデータ●バスＣＤＯ−ＣＤ７は、多重機
能パスであり、モして機能及び制御情報を関連マイクロ
コードＲＡＭｌ４４ａに書き込み、機能及び制御情報を
コンピュータ・インターフェース・ゲート・アレイ・レ
ジスター１６０，１６２に書き込み、そして機能及び制
御情報をトリプル・ポートＲＡＭコントローラ１６５と
共に関連ＲＡＭｌ３４、１３６に書き込むために使用さ
れる。代替的に、ＪＲＣＰＵデータ・バスＣＤＯ−ＣＤ
７は、ローバイト・マイクロコードＲＡＭ１　４４ａか
ら命令及び可変データを読み出し、コンピュータ・イン
ターフェース・ゲート・アレイ１２０内のいろいろなレ
ジスターから機能及び制御情報を読み出し、トリプル・
ポート・メモリ・コントローラ１６５と共に関連ＲＡＭ
１３４、ｌ３６、又は設置されテイればＢＩＯＳ　　Ｒ
ＯＭＩ３８から機能及び制御情報を読み出すために使用
される。

さらに第１３図を参照すると、いろいろなレジスター１
６０が、ＪＲ　　ＤＡＴＡ　　ＢＵＳを経てＪＲ　　Ｃ
ＰＵｌ２２｝こよってアクセスされ、バッ７７−１７６
を通してデータ線Ｃ　Ｄ　Ｏ　−　Ｃ　Ｄ　７　ニつな
がる。これらのＰジスターは、ＪＲＣＰＵ１２２と共に
、ホストＰＣによってアクセス可能である。レジスター
１６０、１６２は、端末エミュレータ周辺機能の実現に
関連した機能パラメータを記憶するための手段を具備し
、そしてホスト・パーソナル●コンピュータによって読
み出され、そして書き込まれる。技術における熟練者は
、いろいろな機能パラメータのための値が、ＩＲＭＡ，
ＩＢＭ高度アダプター、ＰＪ，及び他のエミュレータ・
モードの如く、好ましい実施態様における多数の周辺機
能を実現するために必要とされることを理解するであろ
う。このため、これらのレジスター・ロケーションのた
めの特定機能のさらに詳細な議論は、提供されない。こ
れらのパラメータにおける詳細な情報に対して、ＩＢＭ
パーソナル・システム／２モデル５０と６０技術リファ
レンス、ＩＢＭ文書番号８０ＸＯ９０２、及び上記の３
２７０高度アダプターのための技術り７アレンスを参照
せよ。

最後に、第１３図に関して、割り込み制御回路１９０が
、好ましいアダプター・ボードｌＯの割７ｌ り込み機能を取り扱うために提供される。回路ｌ９０は
、レジスター・バンク１６０におけるレジスター・グル
ープＭＣＡ＆ＰＣＡ　　ＣＯＮＦＩＧ’Ｂ″に記憶され
た割り込みベクトル情報ＩＮＴＶＥＣＴ　　ＳＥＬＥＣ
Ｔ，バンク１６２におけるＩ　ＢＭ＆Ｓ　Ｉ　ＲＭＡプ
ログラミング・インターフェース・レジスターからの割
り込み要求ＩＮＲ　　ＲＥＱ，バンク１６２におけるＰ
Ｊ＆ＩＲＭＡプログラミング・インターフェース・レジ
スターからの割り込み要求ＩＮＴ　　ＲＥＱ，及びＰＣ
Ａ共有割り込み機能ブロックに関連した復号器１６８か
らの／ＧＬＯＢＡＬ　　ＲＥＡＲＭを受信し、割り込み
の断定と制御を行う。回路１９０からの出力信号／Ｉ　
ＲＱＡ１／Ｉ　ＲＱＢ，／Ｉ　ＲＱＣと／ＩＲＱＤは、
アダプターの割り込み処理能力の実現を許容する。

レジスター・バンクｌｆ３２は、ＩＢＭ及びＳＩＲＭＡ
インターフエイス関連レジスターグループＩＢＭ＆ＳＩ
ＲＭＡ　　Ｉ｝ＪＴＥＲＦＡＳＥＳと、ＰＪ及びＩ　Ｒ
ＭＡ　　インター７ェイス関連レジス一７２ ターグループＰＪ＆ＩＲＭＡ　　ＩＮＴＥＲＦＡＳＥＳ
と、ＭＩＳＣレジスターグループＭＩＳＣＲＥＧ　Ｉ　
ＳＴＥＲＳとを具備する。

ＩＢＭ及びＳ　Ｉ　ＲＭＡインターフェイス関連レジス
ターグループＩＢＭ＆ＳＩＲＭＡ　　ＩＮＴＥＲＦＡＳ
ＥＳは、割り込み状態レジスターＩＮＴＥＲＲＵＰＴ　
　ＳＡＴＥ　　ＲＥＧと、画像／音声レジスターＶＩＳ
ＵＡＬ／ＳＯＵＮＤ　　ＲＥＧと、カーンル付加ローレ
ジスターＣＵＲＳＯＲ　　ＡＤＤ　　ＬＯＷ　　ＲＥＧ
と、カーソル付加ハレジスターＣＵＲＳＯＲ　　ＡＤＤ
　　ＨＩ　　ＲＥＧと、制御レジスターＣＯＮＴＲＯＬ
　　ＲＥＧと、走査コードレジＺｌ−ＳＣＡＮ　　ＣＯ
ＤＥ　　ＲＥＧと、端末アイデイレジスターＴＥＲＭＩ
ＮＡＬ　　ＩＤＲＥＧ，！”、ページ変更０レジスター
ＰＡＧＥＣＨＡＮＧＥ　　Ｏ　　ＲＥＧと、ページ変更
ｌレジスターＰＡＧＥ　　ＣＨＡＮＧＥ　　Ｉ　　ＲＥ
Ｇと、８７Ｅ状態レジ７．夕−８７Ｅ　　ＳＡＴＴＵＳ
　　ＲＥＧと、ページ変更２レジスターＰＡＧＥ　　Ｃ
ＨＡＮＧＥ　　２　　ＲＥＧと、ページ変更３レジスタ
ーＰＡＧＥ　　ＣＨＡＮＧＥ　　３　　ＲＥＧと、ＤＰ
ＲＡＭセレクトＤＰ　　ＲＡＭ　　ＳＬＥＣＴと、割り
込み１８６１ＮＴＥＲＲＵＰＴ　　１８６と、ＳＩ　Ｒ
ＭＡのみＳＩＲＭＡ　　ＯＮＬＹとを含む。

ＰＪ及びＩ　ＲＭＡ　　インター７ェイス関連レジスタ
ーグループＰＪ＆ＩＲＭＡ　　ＩＮＴＥＲＦＡＳＥＳは
、ＰＣ書き込み０レジスターＰＣ　　ＲＥＡＤ　　ＯＲ
ＥＧと、ＰＣ書き込みｌレジスターＰＣ　　ＲＥＡＤ　
　ＩＲＥＧと、ＰＣ書き込み２レジスターＰＣ　　ＲＥ
ＡＤ　　２ＲＥＧと、ｐｃ書き込み３レジスターＰＣ　
　ＲＥＡＤ　　３ＲＥＧと、ＰＪリセット指令ＰＣ　　
ＲＥＳＥＴ　　ＣＯＭＭＡＮＤと、セット指令ＳＥＴ　
　ＣＯＭＭＡＮＤと、指令状態ＣＯＭＭＡＮＤ　　ＳＴ
ＡＴＵＳと、ＩＲＭＡクリアアテンＩＲＭＡ　　ＣＬＲ
　　ＡＴＴＮと、ＰＪ　　割り込み　状態ＰＪ　　ＩＮ
Ｔ　　ＳＴＡＴＵＳと、ＰＪ　　クリア　割り込みＰＪ
　　ＣＬＲ　　ＩＮＴとを含む。

ＭＩ　ＳＣレジスターグループＭＩＳＣ　　ＲＥＧＩ　
ＳＴＥＲＳは、オドボードＲＡＭビージーセレクトＪＲ
　　ＲＡＭ　　ＰＧ　　ＳＬＣＴと、ゴロバロターＣＨ
ＩＰ　　ＲＥＶ　　ＲＥＧとを含む。

次に、コンピュータ・インターフェース・ゲート・アレ
イ１２０との間で転送されるいろいろな信号が、記載さ
れる。次の説明において、第１名称は、ＭＣＡモードに
おける動作に関連した信号名であるが、信号の挿入句名
は、ＰＣＡモードにおける動作に関連した信号名である
。以前の如く、信号の前のスラッシュ（／）は、否定又
はロー信号を表す。技術における熟練者は、信号の幾つ
かが、ＰＣＡ及びＭＣＡバス・アーキテクチャーの両方
に共通なバス制御信号を具備し、他の信号は、特定アー
キテクチャーに特異な制御信号を具備することを理解す
る。記載されたさらに他の信号は、回路３０に内的なデ
ータの通信を制御するための制御信号を具備し、その結
果機能的に関連したコンピュータ・システムから通信さ
れたデータと命７５ 令は、ディスプレイ・メモリ１３４、１３６におけるロ
ケーション、ゲート・アレイ１２０内のレジスター、そ
してＪＲ　　ＣＰＵｌ２２との転送のためのマイクロコ
ードＲＡＭの適切なロケーションに送られる。

信号ＣＤ７−ＣＤＯは、Ｉ／Ｏ，命令フェッチとメモリ
動作におけるＪＲ　　ＣＰＵ１２２によって使用される
三状態コントローラ・データ・パスを具備する。このバ
スは、局所パワーアップ中、コンピュータ・インターフ
ェース・ゲート・アレイ１２０によって入力され、アダ
プターに位置する現オプション・スイッチ１４６設定を
獲得する。

ＰＣＡモードにおいて、このデータは、アダプターに位
置する資源のためのベース・アドレスを確立する。ＭＣ
Ａモードにおいて、このデータは、ホスト・システムに
よって使用されたアダプターＩＤ情報を確立する。

信号／ＬＯＷＥＲＩま、ＪＲ　　ＬＯＷ　　ＷＲＩＴＥ
　　ＳＴＲＯＢＥに対応する。この信号は、ＪＲＣＰＵ
１２２によって断定され、有効データが、７６ ＪＲ書き込みサイクル中、線ＣＤ７−ＣＤＯにおいて存
在することを装置に通知する。

信号／ＪＲＲＤは、ＪＲ　　ＣＰＵｌ２２によって断定
された読み出しストローブ信号であり、ＪＲ　　ＣＰＵ
が現在実行（読み出し又は書き込み）中であるサイクル
の形式を装置に通知する。この信号は、書き込みサイク
ルが実行されていないならば、常にアクティブ（ロー）
のままである。

信号／ＦＷＥＮは、ファームウエア・イネーブル制御信
号であり、モしてＪＲ　　ＣＰＵマイクロコードＲＡＭ
ｌ４４ａＳ　１４４ｂの動作をイネーブルするために、
ゲート・アレイ１２０によって断定（ロー）される。こ
の信号は、ゲート・アレイがＪＲ　　Ｉ／Ｏに対して選
択される時、ＲＡＭ１　４　４　（／ＦＷＥＮ＝Ｈ）を
ディスエーブルさせる。

信号ＪＲ　　ＣＬＫＩＮは、ゲート・アレイｌ２０によ
って使用されるクロック信号であり、ゲート●アレイと
ＪＲ　　ＣＰＩＪｌ２２の間のデータ転送を同期化し、
そしてホストＰＣ又は外部コブロセッサーとの間のトリ
プル・ボート・メモリ・タイミングを仲裁する。このク
ロックは、ＪＲ　ｃＰＵによって発生され、そして第１
３図におけるＪＲ　　ＣＰＵ監視及び制御回路１８０に
提供される。

アドレス線ＣＡ１３−ＣＡＯＯは、ＪＲ　　ＣＰｔＪｌ
２２のアドレス・バスを構或し、そしてＪＲＣＰＵｌ２
２から発するアドレスを表現する。

このバスは、コンピュータ・インターフェース・ゲート
・アレイ１２０の目標動作が要求された時を決定するた
めに、コンピュータ・インターフェース・ゲート・アレ
イ１２０によって監視される。

ＣＡ１３は、最上位ビットであり、そしてＣＡＯＯは、
最下位ビットである。ＪＲ　　ＣＰＵｌ２２のＤＡＤＯ
出力ピン１よ、バイト操作において、ローバイトが、ソ
ース／宛て先（ＤＡＤＯ−Ｌ）であるか、又はハイバイ
トが、ソース／宛て先（ＤＡＤＯ＝Ｈ）であるかを指示
するために、使用される。

クロック信号ＳＹ５ＣＩ−Ｋは、ＰＣＡモード・システ
ム・クロックである。この信号は、ＩＢＭ共有割り込み
プロトコルで編集する割り込みタイミングを生或する際
に、ゲート・アレイ１２０によって使用される。このク
ロックは、通常、ＰＣＡホスト・システム発振器の３に
よる割り算（ｄｉｖｉｄｅ−ｂｙ−ｔｈｒｅｅ）である
。この入力は、ゲート・アレイに内的な３０Ｋオーム抵
抗器を通してプルダウンされ、そしてＭＣＡモードにお
いて使用されない。

信号／ＣＭＤ　（／Ｉ　ＯＷ）は、ＭＣＡモード・コマ
ンド・ライン又はＰＣＡモードＩ／Ｏ書き込みラインを
具備する。この信号は、システムの状態ラインにおいて
存在するコマンドの処理を開始するために、ＭＣＡ形式
システムによって発行される。信号は、要求が開始して
いる（又は終了している）ことをゲート・アレイ１２０
に通知する。

ＰＣＡモードにおいて、このビンは、ホストＰＣから／
ＩｏＷ（ｒ／ｏ書き込み）を入力するために使用され、
そしてＩ／Ｏ書き込みサイクルが現在行われていること
をゲート・アレイに通知する。

−７９ いづれかのモードにおいて、この信号は、アクティブ・
ローである。

信号Ｍ／Ｉ　Ｏ　（／Ｉ　ＯＲ）は、ＭＣＡモード・メ
モリ−Ｉ　／Ｏ状態又はＰＣＡモードＩ／Ｏ読み出しラ
インを構成する。信号は、ＭＣＡ形式システムによって
駆動され、現サイクルが、メモリ装置（Ｍ／ＩＯ−Ｈ）
又はＩ／Ｏ装置（Ｍ／ＩＯ−Ｌ）のためであることをス
レーブ装置に指示する。ＰＣＡモードにおいて、信号は
、ホストＰＣから／ＩＯＲ（Ｉ／Ｏ読み出し）を入力す
るために使用され、そしてＩ／Ｏ読み出しサイクルが現
在発生していることをゲート・アレイ１２０に通知する
。

信号／Ｓ　１　（／ＭＲＤ）は、ＭＣＡモード状態ビッ
トｌ又はＰＣＡモード・メモリ読み出しコマンド信号を
具備する。この信号は、（／ＳＯと関連した）マイクロ
チャネ４レ・モードにおいて実行されたサイクルの形式
を識別する。ＰＣＡモードにおいて、この信号（よ、メ
モリ読み出しサイクル（アクティブ・ロー）を豪求する
ために、ホストＰＣによって発行される。

一８０ 信号／ＳＯ　（／ＭＷＲ）は、ＭＣＡモード状態ビット
０信号又はＰＣＡモード・メモリ書き込みコマンド信号
を具備する。この信号は、（／Ｓｌに関連して）ＭＣＡ
モードにおいて実行されたサイクルの形式を識別する。

ＰＣＡモードにおいて、この信号は、メモリ書き込みサ
イクルを要求するために、ホストＰＣによって発行され
る。

信号／ＣＤＳＥＴＵＰ　（ＡＥＮ）は、ＭＣＡモード・
カード・セットアップ制御信号又はＰＣＡモード・アド
レス・イネーブル状態ビットを具備する。この信号は、
カードをセットアップ・モード（プログラマブル●オプ
ション●セレクトの初期化）に置くために、ＭＣＡシス
テムによって断定される。ＰＣＡモードにおいて、この
信号は、バスにおける現アドレスが有効か、又は無視さ
れるべきかを指示するために、ホストＰＣによって発行
される。

アドレス線ＡＯＯ−Ａｌ９は、ホスト・システム◆アド
レス・バス（ＭＣＡ又はＰＣＡ）を具備する。アドレス
・バスは、アクティブ・Ｉ＼イである。

信号ＲＯＭＩＮＳＴは、ＲＯＭ設置状態ビットを具備す
る。この状態ビットは、拡張ＢＩＯＳＲＯＭが、ＲＯＭ
１３８として、アダプター・カードに設置されるかを決
定するために、ＪＲ　　ＣＰＵ１２２によって読み出さ
れる。さらに、このビットは、ＲＯＭ１３８の選択のた
めに、内部復号器をイネーブル（Ｈならば）又はディス
エーブル（Ｌならば）する。この信号は、ＲＯＭサイク
ルがイネーブルされるならば、外部プルアップ抵抗器を
必要とする。

信号／ＡＤＳＥＬは、アドレス選択状態ビットを具備す
る。この線は、アドレス・バスにおける現アドレスが、
１メガバイトを超える又は小であることをゲート・アト
イ１２０に通知するために使用される。それは、一輯に
、アドレス・ビット２　０−２　３の復号によって形威
され、そして非アクティブ（Ｈ）なら１ｆゲート・アレ
イを禁止し、又はアクティブ（Ｌ）なｅばゲート・アレ
イをイネーブルする。この練は、ｌメガバイトを超える
アドＰス空間で動作するシステムにおいて、ゲート・ア
レイの偽信号（ａｌｉａｓｉｎｇ）を防止する。

信号／ＣＤＳＦＤＢＫは、ＭＣＡモード・カード選択フ
ィードバック信号を具備する。この線は、有効スレーブ
・アドレスを生威するＭＣＡベース・システムに応答し
て活動化される。この信号は、カードがバスに存在する
ことをホストに通知するために使用される。

信号／ＣＤＤＳ　ｌ　６は、ＭＣＡモードの１６ビット
・データ・セレクトである。この線は、検出された有効
トリプル・ポートＲＡＭベースに応答して、ゲート・ア
レイ１２０によって活動化される。

ＭＣＡシステムは、単一バス・サイクルにおいて、１６
ビットのデータが、転送されるか、８ビットのデータが
転送されるかを制御するために、このビットを使用する
。

信号／ＡＤＬ　（ＡＬＥ）は、ＭＣＡモード・アドレス
・ラッチ制御信号とＰＣＡモード・アドレス・ラッチ・
イネーブルを具備する。ＭＣＡモードにおいて、この入
力は、ＡＯＯ−Ａｌ２、／Ａ一８３− ０、／Ｓ　ｌ，／ＣＤＳＥＴＵＰ，Ｍ／Ｉ　Ｏ１　／Ｃ
ＭＤ％　ＲＡＭ　　ＢＡＳＥ，ＲＯＭ　　ＢＡＳＥ，　
　ＩＢＭ　　ＢＡＳＥ１　１ＲＭＡ　　ＢＡＳＥ値をラ
ッチ１５０にラッチするために使用される。ＰＣＡモー
ドにおいて、アドレス・ラッチは、／ＡＤＬがハイであ
る時、透明である。ＰＣＡモードにおいて、／ＡＤＳＥ
Ｌのためのラッチは、／ＡＤＬがハイである時、透明で
ある。

信号／ＲＳＴは、リセット信号である。この入力は、Ｊ
ＲＣＰＵインターフェースとトリプル・ポート・メモリ
制御を妨害することなしに、ホスト・システム初期化を
準備するために、コンフィギュレーション・レジスター
・バンクｌ６０をリセットするために使用される。３２
７０セッションは、この線を断定することによって遮断
されない。

信号／ＬＲＳＴは、ローカル・リセット信号である。こ
の入力は、ＪＲＣＰＵインター７エースとトリプル・ポ
ート・メモリ制御をリセットするために使用される。３
２７０セッションは、こ８４ の信号がアクティブになる時、終了される。／ＲＳＴと
／ＬＲＳＴを同時にアクティブにし、それから非アクテ
ィブにすると、コールド・スタートからゲート・アレイ
１２０を起こす。

信号／ＭＥＭＳＣｌ６は、ＰＣＡモード・メモリ・サイ
ズ状態ビットである。ＰＣＡモードにおいて、この信号
は、選択されたメモリが１６ビット幅であることをホス
トＣＰＵに通知するために、断定される。ゲート・アレ
イ１２０は、有効ＲＡＭベース・アドレスが検出された
時、この線を断定する。

信号ＣＨＲＤＹは、カード「チャネル・レディ」状態信
号である。この信号は、要求された動作が、現在、完了
（Ｈ）か、又は非完了（Ｌ）かをホス｝ＣＰＵに知らせ
るために、ゲート・アレイｌ２０によって生或される。

ホストＣＰＵは、ゲート・アレイがチャネル・レディ状
態に応答するまで、現パス・サイクルにおいて待機状態
を挿入する。

ゲート・アレイ１２０は、１、８マイクロ秒内に動作を
完了する。

信号ＰＣＭＤＬは、ＰＣモード状態ビットである。この
信号は、現動作モード、ＭＣＡ又はＰＣＡを確立するた
めに、ゲートφアレイ１２０によって使用される。この
信号がハイである時、ＰＣＡモードが構威される。

信号／Ｉ　ＲＱＤは、ＭＣＡモード割り込み要求Ｄ又は
／ＩＲＱＢのｌ；めのＰＣＡモード割り込み状態である
。ＭＣＡモードにおいて、このピンは、割り込み要求出
力である。ＰＣＡモードにおいて、このビンは、ＩＢＭ
割り込み共有プロトコルをサポートするために、割り込
みチャネル”Ｂ”　（／ＩＲＱＢ）の状態を獲得するた
めの入力である。

信号／Ｉ　ＲＱＣは、ＭＣＡモード割り込み要求Ｃ又は
／ＩＲＱＡのためのＰＣＡモード割り込み状態である。

ＭＣＡモードにおいて、このビンは、割り込み要求出力
である。ＰＣＡモ一ドにおいて、このピンは、ＩＢＭ割
り込み共有プロトコルをサポートするために、割り込み
チャネル”　Ａ”　（ＩＲＱＡ）の状態を獲得するため
の入力である。

信号／ＩＲＱＢは、割り込み要求Ｂ信号である。

この信号は、レベルＩＩ　Ｂ　Ｉ＋割り込みのための割
り込みサービスを開始するために、ゲート・アレイ１２
０によって断定される。

信号／ＩＲＱＡは、割り込み要求Ａ信号である。

この信号は、レベルＩＩ　Ａ　ｌ＋割り込みのための割
り込みサービスを開始するために、ゲート・アレイ１２
０によって断定される。

信号／ＲＤ　Ｉ　Ｒは、データ・トランシーバ方向制御
信号である。この信号は、読み出し動作が、ホスト・シ
ステムＣＰＵによって処理中であり、そしてゲート・ア
レイが、データを外部に駆動しようとすることを指示す
るために、ゲート・アレイ１２０によって断定される。

さらに、信号は、外部データ・バス・バツフ７−の方向
を制御するために使用される。／ＲＤＩＲは、ホスト・
システム読み出しに対してローであり、ホスト・システ
ム書き込みに対してノ＼イである。

信号／Ｄ　Ｂ　Ｅ　Ｎは、データ・トランシーバ・イネ
ーブル制御信号である。この信号は、データが、ホスト
ＰＣシステムに又はから転送されるか、そ８７ー して外部データ・トランシーバがイネーブルされるかを
指示するために、ゲート・アレイ１２０によって断定さ
れる。／ＤＢＥＮは、アクティブ・ロー（外部トランシ
ーバをイネーブルする）である。

データ・パス線ＢＤＯ−ＢＤ７は、ホスト・データ・バ
スを具備する。これらの８線は、ホストＰＣ（ＭＣＡ又
はＰＣＡ）とゲート・アレイｌ２０との間のデータの通
信のための双方向データ・バスを形威する。このバスは
、ゲート・アレイに行く又はから来るメモリ又はＩ／Ｏ
データを含む。

ＢＤバスは、アクティブ・ハイである。

信号／ｌ　８６　１ＮＴＯＵＴは、インテリジェント・
コブロセッサ−（図示されていない）のための割り込み
入力信号を具備する。特定の例として、ＳＵＰＥＲ−Ｉ
　ＲＭＡ端末エミュレーション・モード（Ｓ　Ｉ　ＨＭ
Ａ）が、本発明を使用して実現される時、ホストＰＣは
、この信号の断定を引き起こすために、レジスター・バ
ンク１６０に状態ビットをセットする。これは、代わっ
て、ホストＰＣ一８８ がアテンションを必要とすることをインテリジェント・
２プロセッサー（もし存在すれば）に通知する。

信号／１８６１ＮＴＩＮは、インテリジェント・コブロ
セッサー割り込み要求入力信号を具備する。

この信号は、ホストＰＣからのインテリジェント・コブ
ロセッサー要求サー′ビスにより、コンピュータ・イン
ターフェース・ゲート・アレイ１２０に割り込み要求を
入力するために使用される。この線は、（割り込みをイ
ネーブルされて）パルスを与えられた時、／Ｉ　ＲＱＡ
，／Ｉ　ＲＱＢ，／Ｉ　ＲＱＣ又は／ＩＲＱＤ（選択さ
れたいづれか）を断定させ、そしてエミュレータ・レジ
スター・バンク１６２における割り込み状態レジスター
ＩＮＴＥＲＲＵＰＴ　　ＳＴＡＴ　　ＲＥＧにおいて、
”　１８６割り込み要求″状態を利用可能にする。イン
ターフエース・コブロセッサーは、パルスによりこの線
をローにし、それからそれを解放し、ホスト・システム
割り込みを生或する。

信号／ＥＸＴＲＤＹは、外部メモリ要求レディ状態信号
である。この信号線は、ゲート・アレイによって循環さ
れ、要求された外部メモリ・サイクルが完了したことを
インテリジェント・コブロセッサーに通知する。アクテ
ィブ（ロー）である時、この線は、インテリジェント・
コブロセッサーのデータ・バス（図示されていない）に
関連した外部ラッチ／ドライバーを「透明」にする。ハ
イである時、ＲＡＭｌ３４、１３６から読み出されたデ
ータは、ラッチされ、そして状態ビットが、外部サイク
ルの完了を指示するためにセットされる。

信号／ＥＸＴＲＥＱは、外部メモリ・サイクル要求であ
る。この信号線は、外部メモリ・サイクルが要求された
かを決定するために、ゲート・アレイ１２０内のＲＡＭ
コントローラ回路１６５によってサンプルされる。要求
されたならば、ゲート・アレイは、次に利用可能なタイ
ムスロットにおいて外部サイクルを実行し、そして完了
した時、／ＥＸＴＲＤＹを循環させる。外部メモリ要求
は、最下位プライオリティを有する。外部要求は、ｌ３
ＭＨｚクロックと非同期に発生する。

信号Ｂ１８ＭＨＺは、クロツク信号であり、そして多く
の機能とタイミングを制御するために、ゲート・アレイ
１２０によって使用される。さらに、それは、（ゲート
・アレイと非同期に実行されたならば）ＪＲ　　ＣＰＵ
ｌ２２、外部コブロセツサーとメモリ制御の間の準安定
性の発行を解決するために使用される。

信号／ＲＤＳＷＩＴＣＨは、コンフイギュレーション・
スイッチ１４６の読み出しを意味する。

この出力は、局所リセット（／ＬＲＳＴ）がアクティブ
になり、それから非アクティブになった後、ゲート・ア
レイ１２０によって活動化される。／ＲＤＳＷＩＴＣＨ
がアクティブ（ロー）である時、コンフィギュレーショ
ン・スイッチ・データは、線ＣＤＯ−ＣＤ７を通してゲ
ート・アレイに捕獲される。／ＲＤＳＷＩＴＣＩ｛は、
スイッチ情報が入力された後、非アクティブ（ノ翫イ）
状態に戻る。

データ線ＭＤ　７　−ＭＤ　Ｏは、トリプル・ポートＲ
ＡＭメモリ・データ・バスを具備する。このメ９１− モリ・データ・パスは、ＪＲ　　ＣＰＵ１２２とトリプ
ル・ポートＲＡＭｌ３４、１３６の間、又はホストＰＣ
システムＣＰＵとトリプル・ボートＲＡＭの間のデータ
を転送するために使用された双方向パスである。このパ
スは、ゲート・アレイｌ２０が、トリプル・ポートＲＡ
Ｍに書き込み中か、又はトリプル・ポートＲＡＭがデー
タをゲート・アレイに駆動中でないならば、三状態であ
る。

信号／ＰＣＲＤＹは、ＰＣレディ・ストローブ信号であ
る。この出力は、トリプル・ポート読み出しサイクル中
、ホストＣＰＵのｌ６ビット・インターフェース・バス
において使用されたハイバイト・ドライバー／ラッチの
ラッチ動作を制御するために使用される。この信号がア
クティブ（ロー）である時、外部ラッチは、透明にされ
る。この信号が非アクティブ（ハイ）である時、外部ハ
イバイト・データが、ラッチされる。開示された実施態
様を使用するホストＰＣにおいて、データは、メモリ制
御状態機械が、サイクル完了のホス｝ＣＰＵからの応答
を待機しない（即ち、／ＣＭ９２ Ｄ又は／ＭＲＤのホスト非活動化に応答がない）ために
、ラッチされる必要がある。

信号／ＤＰＷＲは、トリプル・ポートＲＡＭ書き込みス
トロープ信号である。この出力は、ホス｝ＰＣ又はＪＲ
　　ＣＰＵサイクル中、バス線ＭＤＯ　−ＭＤ　７にお
けるデータをトリプル・ポートＲＡＭ１３４、１３６に
記憶するために使用される。

それは、ＲＡＭ装置の／ＷＥ（書き込みイネーブル）入
力に直接に連結される。（もし存在すれば、インテリジ
ェント・コブロセッサーからの）外部要求サイクル中、
／Ｄ　Ｐ　Ｑ　Ｒと／ＤＰＲＤの両方は、同時にアクテ
ィブ（ロー）であり、そして正しいＲＡＭタイミングと
同期化を生威するために使用される。

信号／ＤＰＲＤは、トリプル・ポートＲＡＭ読み出しス
トローブ信号である。この出力は、ホス｝ＰＣ又はＪＲ
　　ＣＰＵサイクル中、ＲＡＭ装置１３４、１３６の出
力をイネーブルする−ために使用される。それは、ＲＡ
Ｍ装置の／ＯＥ入力に直接に連結される。（もし存在す
れば、インテリジエント・コブロセッサーからの）外部
要求サイクル中、／ＤＰＷＲと／Ｄ　Ｐ　Ｒ　Ｄの両方
は、同時にアクティブ（ロー）であり、そして正しいＲ
ＡＭタイミングと同期化を生威するために使用される。

信号／ＬＡＴＣＨは、低位アドレス・ラッチ又はストロ
ーブ信号である。この出力は、ＭＡＯＭＡ７アドレス・
バスをデマルチプレクスするために使用された７４ＬＳ
３７３形式装置のラッチ動作を制御するために使用され
る。／ＬＡＴＣＨがハイである時、アドレスのＬＳＢが
、ＭＡバスにおいて出力される。／ＬＡＴＣＨは、メモ
リ・アドレスのＬＳＢを捕獲するために、ロー（アクテ
ィブ）になる。／ＬＡＴＣＨはまた、要求されるサイク
ルの形式を決定する際に、状態ビットＳＳＯとＳＳＩの
復号をイネーブルために使用される。

信号ＳＳＩ，ＳＳＯは、トリプル・ポートＲＡＭ制御状
態／コマンド・ビット０と１である。これらの出力は、
処理される現サイクルのためのゲート及びデータ・パス
制御を決定するために、メモリ制御ＰＡＬ　ｌ　４　２
によって使用される。それらの符号化は、次の如くであ
る。

ＳＳＯ　　ＳＳＩ　　　　サイクル形式Ｌ　　　　　　
　　Ｌ　　　　　　　　　　ＪＰＣＰＵＲＡＭサイクル
Ｌ　　　　　　　　Ｈ　　　　　　　　　　ＭＣＡ／Ｐ
ＣＡ／ＪＲ　　ＲＯＭ？４クルＨ　　　　　　　　Ｌ　
　　　　　　　　　ＭＣＡ／ＰＣＡ／　　ＲＡＭサイク
ルＨＨ　　　　　外部サイクル 信号ＪＲＡＯ−ＪＲＡ３は、ＪＲインター７エース・バ
ス・アドレス・ビットを具備する。これらの出力は、読
み出し又は書き込みのために、ホストＣＰＵからＪＲ　
　ＣＰＵｌ２２内の１４個の特定レジスターの一つをア
ドレス指定するために使用される。

信号／ＪＲＣＳは、ＪＲチップ・セレクト線である。こ
の出力は、読み出し又は書き込みのために、あるいはマ
イクロコードＲＡＭｌ４４をダウンロードするために、
ＪＲＣＰＵ内部レジスターを選択するために使用される
。

信号／ＪＲＷＲは、ＪＲ書き込み制御線である。

この出力は、（ＪＲインターフェース・バス・ア−９５
− ドレスにより）現在アドレス指定されたポートが、書き
込まれる（／ＪＲＷＲアクティブ）か、又は読み出され
る（／ＪＲＷＲ非アクティブ）ことをＪＲ　　ＣＰＵｌ
２２に通知するために使用される。

アドレス線ＭＡ　７　−ＭＡ　Ｏは、トリプル・ボート
・メモリ・アドレス・バスを具備する。これらの出力は
、トリプル・ボー１−ＲＡＭｌ３４、ｌ３６のための多
重化アドレス・バスを形戊する。／ＬＡＴＣＨが非アク
ティブ（ハイ）である時、このバスは、トリプル・ポー
ト・メモリ・サイクルにおいて使用されるアドレスの最
下位バイトを反映する。／ＬＡＴＣＨがアクティブにな
った後、このバスは、切り換わり、そしてトリプル・ボ
ー｝ＲＡＭへのアドレスの最上位バイトになる。デマル
チプレクスされたＭＡは、こうして、１６ビット・アド
レスを形戊し、そしてトリプル・ポートＲＡＭ１３４、
１３６又はＲＯＭ１３８のための最大１６Ｋバイトを許
容する。

今、第１４図を参照すると、ＪＲ　　ＣＰＵ１２２は、
本質的に、３２７０通信機能を実行するた９６ めの専用マイクロプロセッサーである。プロセッサー１
２２は、三つの基本ポート、即ち、外部データ・ボート
、ＣＰＵインター７エース、及び符号器／復号器ポート
、を有すると考えられる。外部データ・ポートは、デー
タ信号ＢＤＯ−ＢＤ７、レジスター・アドレス線ＪＲＡ
Ｏ−ＪＲＡ３、チップ・セレクト線／ＪＲＣＳ，書き込
みストローブ線／ＪＲＷＲ，割り込み要求線／ＩＲＰＴ
，及びリセット線ＲＥＳＥＴを具備する。ＣＰＵインタ
ー７エースは、データ線ＣＤＯ−ＣＤ１５、アドレス線
ＣＡＯ−ＣＡＩ　３、読み出し信号／Ｒ　Ｄ，ローバイ
ト書き込み信号／ＬＯＷＥＲと／ＨＩＷＲ１及び（クロ
ック信号ＪＲ　　ＣＬＫＩＮになる）クロックアウト信
号ＣＬＫＯＵＴを具備する。符号器／復号器インターフ
ェースは、アナログ・インターフェース４０に３２７０
プロトコルを伝達し、そして信号／ＤＡＴＡＳＤＡＴＡ
−１、ＴＡとＲＣＶＤを具備する。

前述から、技術における熟練者は、複数の異なるコンピ
ュータ●システム・バス●アーキテクチャ、特に、ＰＣ
ＡとＭＣＡで機能する周辺インターフェース・アダプタ
ーＩＯが開示されたことを理解する。アダプターは、周
辺インター７エース・アダプターが機能的に関連したシ
ステムにより、ＰＣＡ又はＭＣＡコンピュータ・システ
ムのいづれかのための周辺機能を実行するために、周辺
機能回路千′段を具備する。開示された実施態様におけ
る周辺機能は、端末エミュレー夕である。

アダプターｌＯにおける端末エミュレーシａン機能は、
通信コネクタ２４、２５によりアナログ・インター７エ
ース４０を経てプロトコル変換と通信を実行するために
、ＪＲ　　ＣＰＵｌ２２ｔ−プログラムすることにより
、実現される。ＪＲ　　ＣＰＵｌ２２は、ＶＬＳＩに実
現された専用プログラマブル・データ・プロセッサーを
具備し、そして好ましい実施態様は、ＣＰＵのための命
令を記憶するためのプログラム・メモリ手段を含むこと
が理解される。好ましいプログラム・メモリ手段は、マ
イクロコードＲＡＭｌ４４を具備し、そしてＰＣからダ
ウンロードされた命令を受信かつ記憶するために機能す
る。

力一ド・セレクト・アドレス復号器１２６は、ホスト・
アドレスの最上位ビットから４ビットを復号するために
、ＭＣＡ環境において使用され、そしてそれらの４ビッ
トがゼロ（ｌメガバイト以内の動作）であり、かつ信号
ＰＣＭＤＬが論理ゼロ（ＭＣＡ環境を意味する）である
時、信号／ＡＤＳＥＬをコンピュータ・インターフエー
ス・ゲート・アレイ１２０に出力する。これは、ホスト
ＰＣに必要ならば応答するために、コンピュータ・イン
ターフエース・ゲート・アレイ１２０内の論理をイネー
ブルするが、ホストＰＣアドレスが偽信号を防止するた
めに１メガバイトを超えるならば、コンピュータ・イン
ターフエース・ゲート・アレイ１２０からの応答をデイ
スエーブルする。

ＰＣＡ環境にある時、カード・セレクト・アドレス復号
器１２６からの出力信号／ＡＤＳＥＬは、信号ＰＣＭＤ
Ｌにおける論理ハイの検出（ＰＣＡ環境を意味する）に
より、論理ロー状態にしいられる。

−９９ 従って、バス・アーキテクチャー識別子信号、ＰＣＭＤ
Ｌとサポート構造は、ＰＣＡコネクタ又はＭＣＡコネク
タのいづれがコンピュータ・バスに接続されるかを検出
するための手段を具備し、そしてＰＣＡ又はＭＣＡの検
出に対応する信号を構成する。ＶＬＳＩゲート・アレイ
１２０は、機能的に関連したコンピュータ・システムか
ら命令又はデータを受信及び送信する、ＰＣＡエッジ接
点ｌ６とＭＣＡエッジ接点ｌ４の両方に連結されたバス
・インターフェース回路手段を実現する。

ゲート・アレイ１２０は、ＭＣＡバス・アーキテクチャ
ーとＰＣＡバス・アーキテクチャーの両方に共通なコン
ピュータ・インターフェース機能を実行するための共通
回路と共に、ＰＣＡアーキテクチ々−に特異な機能を実
行するための第１パス回路と、ＭＣＡバス・アーキテク
チャーに特異な機能を実行するための第２バス回路とを
含む。さらに、ゲート・アレイ１２０は、ＰＣＡバス回
路又はＭＣＡバス回路のいづれか、動作中として検出さ
れた回路の動作をイネーブルするためのＰＣ一ｌ００ ＭＤＬ信号に応答する。

両方のサポートされたアーキテクチャーのための共通回
路の準備は、部品数とボード空間の使用の節約となるた
めに、本発明の特別の利点と考えられる。両方のサポー
トされたコンピュータ・バス・アーキテクチャーは、ア
ドレス●バス、データ・バス、及び複数の共通制御信号
を含むために、ＶＬＳＩゲート・アレイ１２０は、いづ
れかのアーキテクチャーのアドレス・バスからのアドレ
ス信号に応答するアドレス復号器を有効に実現し、該周
辺アダプター１０が、機能的に関連したコンピュータ・
システムによってアドレス指定された時を検出する。ゲ
ート・アレイは、ＰＣＡ及びＭＣＡバスの両方から、Ｊ
Ｒ　　ＣＰＵｌ２２、マイクロコードＲＡＭ１４４とデ
ィスプレイ・メモリ１３４、１３６へのデータ・パスを
制御するための信号を提供する。このため、ゲート・ア
レイｌ２０は、ＭＣＡ又はＰＣＡに特異な制御信号と共
に複数の共通制御信号に応答する制御信号手段と各アー
キテクチャーに個々に特異であると共に両バス・アーキ
テクチャーに共通のインターフェース機能を実行するた
めのバス・アーキテクチャー識別子信号ＰＤＭＤＬとを
具備する。

ゲート・アレイ１２０はまた、ＪＲ　　ＣＰＵＩ２２に
よる周辺機能の実行に関連した機能的パラメータを記憶
するための複数のデータ・レジスターを実現するために
使用される。データ・レジスターは、関連ＰＣとのデー
タ通信を許容する内部データ・バス線ＣＤＯ−ＣＤ７を
経てＪＲ　　ＣＰＵによってアクセス可能であることが
認識される。

本発明が、好ましい実施態様を特別に参照して詳細に記
載されたが、変形と修正が、記載されかつ特許請求の範
囲に規定された発明の範囲内で行われることが理解され
る。

本発明の主なる特徴及び態様は以下のとおりである。

１、コンピュータ●システムにおける二つの別個のコン
ピュータ・バス・アーキテクチャー（６、８）のいづれ
かで動作する周辺機能アダプター回路ボード（１０）に
おいて、 主アダプター・ボード（１０）と、 該ボードを該コンピュータ・バス・アーキテクチャー（
８）の第１のものに連結するための該主アダプター・ボ
ードに関連した第１バス・コネクタ（ｌ４）と、 該ボードヲ核コンピュータ・バス・アーキテクチャー（
６）の第２のものに連結するための該主アダプター・ボ
ードに関連した第２バス・コネクタ（１６）と、 該ボードから離れて位置する周辺装置に該ボードを連結
させるための外部コネクタ（２０、２４）であり、該ボ
ードに関した第１位置と該ボードに関した第２位置との
間で可動である外部コネクタとを特徴とし、 これにより骸主アダプター・ボードは、該コンピュータ
・バス・アーキテクチャーのいづれかで使用され、そし
て該外部コネクタは、該ボードが連結されたコンピュー
タ・バス●アーキテクチャーと互換性において位置付け
られる周辺機能アダプター回路ボード。

−１０３− ２．該第１位置において、該外部コネクタ（２０、２４
）が、訣主アダプター・ボードの第１側面の平面の上に
延びており、そして該第２位置において、該主アダプタ
ー・ボードの第２側面の平面の上に延びていることをさ
らに特徴とする上記ｌに記載のアダプター・ボード。

３．該第１及び第２バス・コネクタが、該主アダプター
・ボードの対向縁に沿ってエッジ・コネクタを具備し、
該エッジ・コネクタが、それぞれのコンピュータ・パス
・アーキテクチャーに関連したそれぞれのソケットに収
容されるために適合されることをさらに特徴とする上記
ｌに記載のアダプター・ボード。

４．該主アダプター・ボードが、矩形形状であり、そし
て該エッジ・コネクタを保持する縁に平行な対称軸（ｌ
３）を有し、そしてこの場合該第１位置において、核外
部コネクタ（２０、２４）が、骸ボードの該対称軸の一
方の側に位置付けられ、そして該第２位置において、訣
外部コネクタ（２０）が、該対称軸の反対側に位置付け
られる−１０４− ことをさらに特徴とする上記３に記載のアダプター・ボ
ード。

５．該第１位置において、骸外部コネクタ（２０、２４
）が、該主アダプター・ボードの第１側面の平面の上に
延びており、そして該第２位置において、核主アダプタ
ー・ボードの第２側面の平面の上に延びていることをさ
らに特徴とする上記４に記載のアダプター・ボード。

６．該外部コネクタ（２４）が、該主アダプター・ボー
ドの除去可能な部分（２０）において取り付けられ、該
部分が、該外部コネクタを訣第１又は該第２位置のいづ
れかに配置するために、二つの定位のいづれかに該ボー
ドによって収容されることをさらに特徴とする上記ｌに
記載のアダプター・ボード。

７．該除去可能な部分（２０）が、該部分の該定位のい
づれかにおいて、該外部コネクタ（２４）を肱主アダプ
ター・ボードに連結するための回路（３８）を含むこと
をさらに特徴とする上記６に記載のアダプター・ボード
。

８．該主アダプター・ボードが、除去可能な部分端子（
２９）を含み、そしてこの場合該除去可能な部分の該回
路（３８）が、一対の嵌合端子（２７、２８）を含み、
その一方が、該除去可能な部分の該定位の各々において
、該除去可能な部分端子に係合することをさらに特徴と
する上記７に記載のアダプター・ボード。

９．該主アダプター・ボードが、該二つの定位の各々に
おいて該除去可能な部分（２０）を滑り可能に収容し、
そしてこの場合該主アダプター・ボードに関した該除去
可能な部分の滑り動作が、該除去可能な部分における該
嵌合端子（２７、２８）により、該除去可能な部分端子
（２９）を係合又は解除することをさらに特徴とする上
記８に記載のアダプター・ボード。

１０．該第１コンピュータ・バス・アーキテクチャーが
ＰＣＡであり、該第１バス・コネクタが、ＰＣＡと互換
性のある該主アダプター・ボードの第１縁に沿ったエッ
ジ・コネクタを具備し、該第２コンピュータ・バス・ア
ーキテクチャーが、ＭＣＡであり、そして該第２バス・
コネクタが、ＭＣＡと互換性のある該第１縁の反対側の
該主アダプター・ボードの第２縁に沿ったエッジ・コネ
クタを具備することをさらに特徴とする上記９に記載の
アダプター・ボード。

１１．該外部コネクタ（２４）が、ＲＪ−１１インター
フェース・コネクタと同軸インターフェース・コネクタ
から或るグループから選択されることをさらに特徴とす
る上記ｌに記載のアダプター・ボード。

１２．該除去可能な部分（２０）における該外部コネク
タが、ＲＪ−１　１インターフエース・コネクタ（２５
）と同軸インターフェース・コネクタ（２４）の両方を
含み、該除去可能な部分の一方の定位において、該ＲＪ
−１　１コネクタが、該第１位置にあり、そして該同軸
コネクタが、該第２位置にあり、そして該除去可能な部
分の他方の定位において、眩同軸コネクタが、該第１位
置にあり、そして該ＲＪ−１　１コネクタが、該第２位
置にあることをさらに特徴とする上記ｌＯに記載ー１０
７ のアダプター・ボード。

１３．該主アダプター・ボードと該除去可能な部分が、
共通対称軸（ｌ３）を有し、そしてこの場合該ＲＪ−１
１と同軸コネクタが、該対称軸の反対側において該除去
可能な部分に位置付けられることをさらに特徴とする上
記ｌ２に記載のアダプター・ボード。

１４．該ＲＪ−１　１と同軸コネクタが、該除去可能な
部分が一方の定位から他方の定位に移動される時、訣対
称軸に関して位置を変更することをさらに特徴とする上
記１３に記載のアダプター・ボード。

１５．該除去可能な部分の一方の定位において、咳外部
コネクタが、該主アダプター・ボードの第１側面の平面
の上に延びており、そして該除去可能な部分の他方の定
位において、該外部コネクタ手段が、該主アダプター・
ボードの第２側面の平面の上に延びていることをさらに
特徴とする上記ｌ４に記載のアダプター・ボード。

１６．コンピュータ・システムにおける複数の１０８ 異なるコンピュータ・システム・バス・アーキテクチャ
ー（６、８）において動作する周辺インターフェース・
アダプター回路（１０）において、該周辺インターフェ
ース・アダプターが機能的に関連したコンピュータ・シ
ステムの周辺機能を実行するための周辺機能回路（３０
）と、複数のコンピュータ・バス・アーキテクチャー（
８）の第１のものに連結するための第１コネクタ（ｌ４
）と、 核複数の該コンピュータ・バス・アーキテクチャー（６
）の第２のものに連結するための第２コネクタ（ｌ６）
と、 該第１コネクタがコンピュータ・バスに機能的に関連す
るか、又は該第２コネクタがコンピュータ・バスに機能
的に関連するかを検出し、そして該機能的に関連したコ
ンピュータ・システムにおいて該第１バス・アーキテク
チャー又は該第２パス・アーキテクチャーのいづれかの
方向に対応するバス・アーキテクチャー識別信号（ＰＣ
ＭＤＬ）を提供するための回路（１２８）と、 該周辺機能回路（３０）のための該機能的に関連したコ
ンピュータ・システムから命令又はデータを受信し、そ
して該周辺機能回路から該機能的に関連したコンピュー
タ・システムに命令又はデータを送信するための該第１
（１４）及び該第２（ｌ６）コネクタに連結されたバス
・インターフェース回路（１２０）と、 該第１コンピュータ・バス・アーキテクチャーと該第２
コンピュータ・バス・アーキテクチャーの両方に共通な
コンピュータ●インター７エース機能と、該第１コンピ
ュータ・バス・アーキテクチャーに特異な機能と、該第
２コンピュータ・バス・アーキテクチャーに特異な機能
とを実行するために動作する該バス・インターフェース
回路（１２０）と、 該第１コンピュータ・バス・アーキテクチャーに特異な
該機能又は該第２コンピュータ・バス・アーキテクチャ
ーに特異な該機能をイネーブルための該バス・アーキテ
クチャー識別信号（ＰＣＭＤＬ）に応答する回路構ｒＲ
（１５２、１５３、ｌ５６、１５７、１５８、１６１）
とを特徴とする周辺インター７エース・アダプター回路
。

１７．該第１コンピュータ・バス・アーキテクチャーが
、ＩＢＭパーソナル・コンピュータ・アーキテクチャー
（Ｐ　Ｃ　Ａ）であり、そして該第２コンピュータ・バ
ス・アーキテクチャーが、ＩＢＭマイクロ・チャネル・
アーキテクチャー（ＭＣＡ）であることをさらに特徴と
する上記ｌ６に記載の周辺インターフェース・アダプタ
ー１８．該周辺機能回路（３０）が、端末エミュレー夕
を具備することをさらに特徴とする上記１６に記載の周
辺インターフェース・アダプター１９．該周辺機能が、
該周辺インターフェース・アダプター回路（１０）と核
機能的に関連したコンピュータ・システムの外部の通信
を必要とする機能を含むことをさらに特徴とし、そして
該周辺インターフェース・アダプター回路（ｌＯ）を遠
隔装置に連結させるための外部コネクタ（２４、２５）
であり、該周辺インター７エース・アダプターを保持す
る回路ボードに関した第１位置１１１一 と該ボードに関した第２位置との間で可動な外部コネク
タを具備し、 これにより該回路ボードが、該コンピュータ・バス・ア
ーキテクチャーのいづれかで使用され、そして該外部コ
ネクタ手段が、該ボードが連結されたコンピュータ・バ
ス・アーキテクチャーと互換性のある方法において位置
付けられることをさらに特徴とする上記ｌ６に記載の周
辺インター７エース・アダプター ２０．該第１位置において、該外部コネクタが、該回路
ボードの第１側面の平面の上に延びており、そして該第
２位置において、該回路ボードの第２側面の平面の上に
延びていることをさらに特徴とする上記１９に記載の周
辺インター７エース・アダプター ２１．該第１及び第２コネクタ（１４、１６）が、該回
路ボードの対向縁に沿ってエッジ・コネクタを具備し、
該エッジｔコネクタが、それぞれのコンピュータ・バス
・アーキテクチャーに関連したそれぞれのソケットにお
いて収容されるため１１２ に適合されることをさらに特徴とする上記ｌ９に記載の
周辺インターフェース・アダプター２２．該周辺機能回
路が、専用プログラマブル・データ・プロセッサー（１
２２）を具備し、そしてさらに、該プログラマブル・デ
ータ・プロセッサーのための命令を記憶するためのプロ
グラム・メモリ（１４４）を具備することをさらに特徴
とする上記ｌ６に記載の周辺インターフェース・アダプ
ター ２３．該プログラム・メモリ（１４４）が、該機能的に
関連したコンピュータ・システムから核命令を受信する
ために動作するランダム・アクセス・メモリ手段を具備
することをさらに特徴とする上記２２に記載の周辺イン
ターフ・エース・アダプター ２４．該バス・インターフェース回路（１２０）が、Ｖ
ＬＳＩゲート・アレイを具備することをさらに特徴とす
る上記ｌ６に記載の周辺インターフェース・アダプター ２５．該ＶＬＳＩゲート・アレイが、該イネープル手段
を含むことをさらに特徴とする上記２４に記載の周辺イ
ンターフェース・アダプター２６．該第１コンピュータ
・バス・アーキテクチャーと該第２コンピュータ・バス
・アーキテクチャーが、各々、アドレス・バス（ＡＯＯ
−Ａｌ９、Ａ２３）、データ・バス（ＤＯＯ−Ｄｌ５）
と、複数の共通制御信号（ＳＹＳＴＥＭ　　ＣＯＮＴＲ
ＯＬ　　ＢＵＳ，／ＩＲＱＡ−／ＩＲＱＤ）を含み、そ
して該第１コンピュータ・バス・アーキテクチャーと該
第２コンピュータ・パス・アーキテクチャーの両方に共
通な該コンピュータ・インターフェース機能を実行する
ための共通機能回路において、 該周辺アダプター（１０）が該機能的に関連したコンピ
ュータ・システムによってアドレス指定された時を検出
するために、骸第１バス・アーキテクチャー又は該第２
バス・アーキテクチャーのいづれかの該アドレス・バス
からアドレス信号に応答する該バス・インターフェース
回路（１２０）に関連したアドレス復号器（１５６）と
、該周辺機能回路（３０）に機能に関連した回路（１２
２、１３１）と該機能的に関連したコンピュータ・シス
テムの該データ・バスの間のデータ信号を受信及び送信
するために動作するデータ・パス（１３０）と、 該複数の共通制御信号と、両バス・アーキテクチケ一に
共通なインターフェース機能を実行するための該バス・
アーキテクチャー識別信号に応答する該バス・インター
フエース回路（１２０）４ｍ関連した制御信号回路構戒
（１９０，１５０）とを具備することをさらに特徴とす
る上記ｌ６に記載の周辺インター７エース・アダプター ２７．コンピュータ・システムにおける複数の異なるコ
ンピュータ・システム・バス・アーキテクチャー（６、
８）において動作する周辺インターフェース・アダプタ
ー（ｌＯ）において、複数のコンピュータ・バス・アー
キテクチャー（８）の第１のものに連結するための第１
コネクタ（ｌ４）と、 該複数の該コンピュータ・バス・アーキテクチャ−１１
５− −（６）の第２のものに連結するための第２コネクタ（
ｌ６）と、 該第１コンピュータ・バス・アーキテクチャーと該第２
コンピュータ・バス・アーキテクチャーのためのバス通
信機能を実行するための該第１コネクタと該第２コネク
タに連結されたＶＬＳＩゲート・アレイ（１２０）であ
り、該ＶＬＳＩゲート・アレイは、該周辺インターフェ
ース・アダプターが機能的に関連したホスト・コンピュ
ータ・システムからのアドレス及び制御信号に応答する
ＶＬＳＩゲート・アレイ（１２０）と、 該機能的に関連したコンピュータ・システムの周辺機能
のための命令を実行するために動作する特殊用プログラ
マブル・データ・プロセッサー（ｌ２２）と、 該プログラマブル・データ・プロセッサーのための該命
令を記憶するための第１メモリ（１４４）と、 該機能的に関連したコンｒユータ・システムとの間の通
信のための該周辺機能に関連したデータを−１１６− 記憶するための第２メモリ（１３６）と、該第１及び該
第２メモリ、該プログラマブル・データ・プロセッサー
、該第１コネクタ、及び該第２コネクタの間のデータの
転送のための少なくとも一つの内部データ・バス（ＭＤ
　Ｏ　−ＭＤ　７、ＣＤｏ−ＣＤ７、ＢＤＯ−ＢＤ７）
と、 該内部データ・バスにおけるデータの転送を制御するた
めに動作する該ＶＬＳＩゲート・アレイとを特徴とする
周辺インターフェース・アダプター（１０）。

２８．該第１コンピュータ・バス・アーキテクチャーと
該第２コンピュータ・バス・アーキテクチャーが、各々
、アドレス・バス（ＡＯＯ−Ａｌ９、Ａ２３）、データ
・バス（ＤＯＯ−Ｄｌ５）と、複数の共通制御信号（Ｓ
ＹＳＴＥＭ　　ＣＯＮＴＲＯＬ　　ＢＵＳ，／ＩＲＱＡ
−／ＩＲＱＤ）を含み、そしてこの場合訣ＶＬｓＩゲー
ト・アレイ（１２０）が、 訣周辺インター７エース・アダプターが核機能的に関連
したコンピュータ・システムによってアドレス指定され
た時を検出するために、該第１バス・アーキテクチャー
又は該第２バス・アーキテクチャーのいづれかの該アド
レス・バスからアドレス信号に応答するアドレス復号器
（１５６）と、該複数の共通制御信号と、両バス・アー
キテクチャーに共通なインターフェース機能を実行する
ためのバス・アーキテクチャー識別信号（ＰＣＭＤＬ）
に応答する制御信号回路構或（１９０，１５０）とを具
備することをさらに特徴とする上記２７に記載の周辺イ
ンターフェース・アダプター２９．該共通インターフェ
ース機能が、該第１及び該第２コンピュータ・バス・ア
ーキテクチャーのデータ・バスと該第１及び該第２メモ
リの間のデータの方向を含むことをさらに特徴とする上
記２８に記載の周辺インターフェース・アダプタ３０．
該ＶＬＳＩゲート・アレイが、該プログラマブル・デー
タ・プロヤッサー（１２２）による該周辺機能の実行番
こ関連した機能パラメータを記憶するための複数のデー
タ・レジスター（１６２）を含み、そしてこの場合該デ
ータ・レジスターが、該少なくとも一つの内部データ・
バスを経て該プログラマブル・データ・プロセッサーに
よってアクセス可能であることをさらに特徴とする上記
２７に記載の周辺インターフェース・アダプタ

【図面の簡単な説明】

第１図は、ＩＢＭ　　ＰＣ／ＡＴパーソナル●コンピュ
ータとＩＢＭ　　ＰＳ／２モデル５０パーソナル・コン
ピュータであり、一方のコンピュータからの本発明によ
り構成されたアダプター・ボードの除去と、他方のコン
ピュータにおける使用のための再構威を示す概略的な斜
視図。 第２図は、カード・ホルダ、リテーナと背板のないＭＣ
Ａコンピュータ・バス・アーキテクチャーでの使用のた
めに組み立てられた、発明を具体化するアダプター・ボ
ードの部品側の側面図。 第３図は、第２図に示された好ましい実施態様の一部を
形戊する除去可能かつ再配置可能な外部通信コネクタ・
ボードの詳細な側面図。 １１９ 第４図は、第３図に示された除去可能なコネクタ・ボー
ドの分解斜視図。 第５図は、第２図の線５−５に沿って取られた垂直断面
図。 第６図は、第３図の除去可能なコネクタ・ボードを保持
するホルダの側面図。 第７図は、第６図のホルダの端面図。 第８図は、除去可能なコネクタ・ボード・アセンブリの
端面図。 第９図は、ＭＣＡバス・アーキテクチャーとアダプター
・ボードをインター７エースするために使用された主回
路ボード、除去可能なアセンブリとハードウェアの分解
斜視図。 第１０図は、ＰＣＡバス・アーキテクチャーとアダプタ
ー・ボードをインターフェースするために使用された主
回路ボード、除去可能なコネクタ・ボード・アセンブリ
とハードウェアの分解斜視図。 第１１図は、外部通信コネクタを主回路ボードに連結す
る、除去可能なコネクタ・ボードの回路構或の配線図。 １２０ 第１２図は、複数の異なるコンピュータ・バス・アーキ
テクチャーにアダプターをインター７エースするために
、主回路ボードに設けられたデュアル・コンピュータ・
バス・インターフェース回路の好ましい実施態様の配線
ブロック図。 第１３Ａ図及び第１３Ｂ図は、第１２図に示されたコン
ピュータ・バス・インターフェース回路において使用さ
れたコンピュータ・インター７エース・ゲート・アレイ
のさらに詳細な配線ブロック図。 第１４図は、３２７０通信を実施するために、第１２図
に示されたコンピュータ・バス・インターフェース回路
において使用されたＪＲ　　ＣＰＵのさらに詳細な配線
ブロック図。 ６，８・・・コンピュータ・バス・アーキテクチャー １０・・・周辺機能アダプター回路 ｌ４・・・第１バス・コネクタ ｌ６・・・第２バス・コネクタ ２０．２４・・・外部コネクタ ３０　・ ・周辺機能回路 １２０ ・インター７エーイス回路 一１２３

Claims (1)

1. 【特許請求の範囲】 １、コンピュータ・システムにおける、二つの別個のコ
   ンピュータ・バス・アーキテクチャーのいづれかで動作
   する周辺機能アダプター回路ボードにおいて、 主アダプター・ボードと、 該ボードを該コンピュータ・バス・アーキテクチャーの
   第１のものに連結するための該主アダプター・ボードに
   関連した第１バス・コネクタと、 該ボードを該コンピュータ・バス・アーキテクチャーの
   第２のものに連結するための該主アダプター・ボードに
   関連した第２バス・コネクタと、 該ボードから離れて位置する周辺装置に該ボードを連結
   させるための外部コネクタであって、該ボードに関した
   第１位置と該ボードに関した第２位置との間で可動であ
   る外部コネクタとを具備し、これにより該主アダプター
   ・ボードは、該コンピュータ・バス・アーキテクチャー
   のいづれかで使用され、そして該外部コネクタは、該ボ
   ードが連結されたコンピュータ・バス・アーキテクチャ
   ーと互換性を有する態様で位置付けられ得ることを特徴
   とする周辺機能アダプター回路ボード。 ２、コンピュータ・システムにおける、複数の異なるコ
   ンピュータ・システム・バス・アーキテクチャーにおい
   て動作する周辺インターフェース・アダプター回路にお
   いて、 該周辺インターフェース・アダプターが機能的に関連し
   たコンピュータ・システムの周辺機能を実行するための
   周辺機能回路と、 複数のコンピュータ・バス・アーキテクチャーの第１の
   ものに連結するための第１コネクタと、該複数の該コン
   ピュータ・バス・アーキテクチャーの第２のものに連結
   するための第２コネクタと、該第１コネクタがコンピュ
   ータ・バスに機能的に関連するか、又は該第２コネクタ
   がコンピュータ・バスに機能的に関連するかを検出し、
   そして該機能的に関連したコンピュータ・システムにお
   いて該第１バス・アーキテクチャー又は該第２バス・ア
   ーキテクチャーのいづれかの検出に対応するバス・アー
   キテクチャー識別信号（ＰＣＭＤＬ）を提供するための
   回路と、 該周辺機能回路のための該機能的に関連したコンピュー
   タ・システムから命令又はデータを受信し、そして該周
   辺機能回路から該機能的に関連したコンピュータ・シス
   テムに命令又はデータを送信するための該第１及び該第
   ２コネクタの双方に連結されたバス・インターフェース
   回路とを具備し、該バス・インターフェース回路が、該
   第１コンピュータ・バス・アーキテクチャーと該第２コ
   ンピュータ・バス・アーキテクチャーの両方に共通なコ
   ンピュータ・インターフェース機能と、該第１コンピュ
   ータ・バス・アーキテクチャーに特有な機能と、該第２
   コンピュータ・バス・アーキテクチャーに特有な機能と
   を実行するように動作し、そして更に、該第１コンピュ
   ータ・バス・アーキテクチャーに特有な該機能又は該第
   ２コンピュータ・バス・アーキテクチャーに特有な該機
   能をイネーブルように該バス・アーキテクチャー識別信
   号（ＰＣＭＤＬ）に応答する回路構成とを具備すること
   を特徴とする周辺インターフェース・アダプター回路。 ３、コンピュータ・システムにおける、複数の異なるコ
   ンピュータ・システム・バス・アーキテクチャーにおい
   て動作する周辺インターフェース・アダプターにおいて
   、 複数のコンピュータ・バス・アーキテクチャーの第１の
   ものに連結するための第１コネクタと、該複数の該コン
   ピュータ・バス・アーキテクチャーの第２のものに連結
   するための第２コネクタと、該第１コンピュータ・バス
   ・アーキテクチャーと該第２コンピュータ・バス・アー
   キテクチャーのためのバス通信機能を実行するための該
   第１コネクタと該第２コネクタに連結されたＶＬＳＩゲ
   ート・アレイであって、該周辺インターフェース・アダ
   プターが機能的に関連したホスト・コンピュータ・シス
   テムからのアドレス及び制御信号に応答するＶＬＳＩゲ
   ート・アレイと、 該機能的に関連したコンピュータ・システムの周辺機能
   のための命令を実行するように動作する特殊用プログラ
   マブル・データ・プロセッサーと、該プログラマブル・
   データ・プロセッサーのための該命令を記憶するための
   第１メモリと、 該機能的に関連したコンピュータ・システムとの間の通
   信のための該周辺機能に関連したデータを記憶するため
   の第２メモリと、 該第１及び該第２メモリ、該プログラマブル・データ・
   プロセッサー、該第１コネクタ、及び該第２コネクタの
   間のデータの転送のための少なくとも一つの内部データ
   ・バスとを具備し、 該ＶＬＳＩゲート・アレイが、該内部データ・バスにお
   けるデータの転送を制御するために動作することを特徴
   とする周辺インターフェース・アダプター。