JPS6188538A - 半導体装置 - Google Patents

半導体装置

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JPS6188538A
JPS6188538A JP59209236A JP20923684A JPS6188538A JP S6188538 A JPS6188538 A JP S6188538A JP 59209236 A JP59209236 A JP 59209236A JP 20923684 A JP20923684 A JP 20923684A JP S6188538 A JPS6188538 A JP S6188538A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体チップの上に半導体チップを搭載してな
るＣｈｉｐ　ｏｎ　Ｃｈｉｐの半導体装置に係り、チッ
プ単体で、または両方のチップを結線した後の試験がで
きるようにした構成に関する。
大規模集積回路（ＬＳＩ）の高機能化、高集積化により
、近年各種機能の回路を同−ＬＳＩ内に構成する場合が
多くなってきた。例えばＣＭＯＳとＴＴＬ、またはアナ
ログとＣＭＯ３のディジタル、さらにインタフェイス回
路を設けてＣＭＯＳとＥＣＬ等の構成を有するＬＳＩの
要求に対し、同一チップ内に構成することは困難である
。無理をして強行しても製造工程上、またその歩留りの
上からも極めて不利である。
従って回路機能別に独立のチップを用いれば、それぞれ
に最適なプロセスが適用でき、各機能毎の特徴が生かせ
ることになり、そのため２チ・シブよりなる、所謂Ｃｈ
ｉｐ　ｏｎ　ＣｈｉｐのＬＳＩが検討されるようになっ
た。
この場合ＬＳＩは、各チップ単独で、および両チップ結
線後の試験ができるような回路構成であることが望まれ
る。
〔従来の技術と発明が解決しようとする問題点〕入力端
子に入カバソファとして、相補型金属−酸化物一半導体
（ＣＭ　ＯＳ　）構造のインバータが接続される場合が
多いが、この場合は片方のチップ、例えば第１のチップ
を単独で試験する際に、入力がフローティングになると
、インバータの電源端子（ＶＤＤ）と接地端子（Ｖｓｓ
）間に電流が流れ、内部回路に論理的不定状態を伝挿し
、試験ができなくなる。
またＣＭＯ３は基本的に電流を流さないため、ＤＣ電流
は１μ八以下であるが、テスタに接続しないフローティ
ングの入力端子が増えると、過大電流が流れて内部回路
を破壊することがある。
また片方のチップ、例えば第１のチップを単独で試験す
る際に、第２のチップが結線されていないため、この第
１のチップが正常に動作しているかどうかは分からない
。即ち第１のチップの出力信号が正常に出ているかどう
かは不明である。
つぎにこれらの問題を解決するため第１のチップにデー
タ選択回路を設け、第１のチップを単独で試験する際に
、第１のチップの出力信号を選択するためその制御端子
の電位を固定してしまうと、両チップを結線後試験をす
る際には第２のチップからの選択信号を第１のチップの
制御端子に伝えることはできなかった。
〔問題点を解決するための手段〕
上記問題点の解決は、 （１）２個の半導体チップが結線されてなり、第２のチ
ップへ送る第１のチップの出力信号を出す出力端子と、
第２チップよりくる第１チップの入力信号を受ける入力
端子と、該出力信号と該入力信号を選択するデータ選択
回路とを第１のチップに設け、第１のチップ単独時は、
第１のチップの出力信号を選択して第１のチップに戻す
ことにより第１のチップの出力信号を試験できるように
し、また両チップ結線時は第１チップの入力信号を選択
してデータ選択回路の出力より内部に送るようにした本
発明による半導体装置、 （２）２個の半導体チップが結線されてなり、第２のチ
ップへ送る第１のチップの出力信号を出す出力端子と、
第２チップよりくる第１チップの入力信号を受ける入力
端子と、該出力信号と該入力信号を選択するデータ選択
回路とを第１のチップに設け、第１のチップ単独時は、
第１のチップの出力信号を選択して第１のチップに戻す
ことにより第１のチップの出力信号を試験できるように
し、また両チップ結線時は第１チップの入力信号を選択
してデータ選択回路の出力より内部に送るようにし、つ
ぎに第１のチップの該データ選択回路の制御端子と電源
電位または接地電位間にインピーダンスを挿入して該制
御端子の電位を固定し、かつ該制御端子に接続する出力
端子と、該出力端子に出力を接続した前記インピーダン
スより低い出力インピーダンスを有するドライバとを第
２のチップに設け、第２のチップよりの選択信号を第１
のチップに伝えられるようにした本発明による半導体装
置、 により達成される。
〔作用〕
入力端子にＣＭＯＳインバータの代わりにデータ選択回
路を接続し、その制御端子に外部より；Ｉｉ：制御信号
を与えて、チップ単独の場合にはデーツユ２択回路はこ
のチップの出力信号を選んでチップ内に戻してダミー回
路（接続される他方のチップの回路に相当する）に入れ
、出力信号が正常に出ているかどうかを試験することが
でき、またこの場合入力端子が開放になっても論理的に
不定状態を発生しない。
つぎにチップ単独の場合に、データ選択回路が入力信号
を選ぶため制御端子にプルアップまたはプルダウン抵抗
を入れてその電位を固定してしまっても、両チップ結線
時において前記プルアンプまたはプルダウン抵抗より低
い出力インピーダンスを有する駆動力の大きいドライバ
で駆動することにより選択信号のレヘルを変え、データ
選択回路が入力信号を選べるようにしたものである。
〔実施例〕
第１図は第１の発明によるＣｈｉｐ　ｏｎ　Ｃｈｉｐ　
Ｌ　ＳＩの試験回路図である。
図において、２点鎖線より右側は第１のチップ、左側は
第２のチップを示す。
第１のチップの入力端子を１１．出力端子をＯｌ、制御
端子をＣＩ、データ選択回路を３１とし、第２のチップ
のそれらをＩｚ　、　Ｏｚ　、　　Ｃｚ　。
Ｓ２とする。
各チップのデータ選択回路は入力信号■または出力信号
○を選択する。ここでｒ、ｏ、ｃは端子記号と同時に入
力信号、出力信号、制御信号を表す。
１チップ時は、各チップの制御信号Ｃをハイレヘル“Ｈ
”にすると、データ選択回路Ｓは出力信号Ｏを選択して
出力し、これをダミー回路に入れて試験することにより
、両チップを結線しなくとも各チップの出力信号０が正
常に出ているかどうかが分かる。
両チップ結線時は、各チップの制御信号Ｃをロウレベル
“Ｌ”にすると、データ選択回路Ｓは人力信号Ｉを選択
して出力する。
第２図は第２の発明によるＣｈｉｐ　ｏｎ　Ｃｈｉｐ　
Ｌ　ＳＩの第１図に追加する部分を示す試験回路図であ
る。
図において、各チップの制御端子Ｃとｖｎｏ間に挿入す
るインピーダンスとして、ＭΩ程度の高抵抗のプルアッ
プ抵抗Ｒを挿入する。
またはＲの代わりにゲート幅／ゲート長（Ｗ／Ｌ）の小
さい電界効果トランジスタ（ＦＥＴ）を用いてもよい。
２チップ結線時は、相手のチップに設けられた、Ｒより
低い出力インピーダンスをもつドライバＤで駆動するこ
とにより、相手のチップよりの制御信号を、各チップの
制御端子Ｃに伝えることができる。即ち、プルアップ抵
抗Ｒにより“Ｈ”に固定された各チップの制御端子Ｃを
、駆動力の大きいドライバＤにより”Ｌ”にして、入力
信号Ｉを内部に伝える。
プルアップ抵抗Ｒは拡散抵抗、多結晶珪素層を用いた抵
抗等が用いられるが、いまＲの代わりにＦＥＴを用いＷ
／Ｌの値を、 プルアップＦＥＴ　　：　Ｗｌ　／Ｌｌ　＝５１５０　
。
ドライバＤのＦＥＴ：　Ｗｚ　／Ｌ２　＝５０１５　　
。
とすれば、ＦＥＴのβ値（伝達コンダクタンスｇ、の電
圧に依存しない因子）はＷ／Ｌに比例するので、ドライ
バＤのＦＥＴのβ値はプルアップＦＥＴのそれの１００
倍となり、十分駆動ができることになる。
第３図は本発明によるＬＳＩに用いるデータ選択回路の
他の例を示す回路図である。
この回路はトランスファゲートを用いたスイッチにより
データ選択を行う。
図において、ｐチャネルＦＥＴとｎチャネルＦＥＴを並
列に接続してスイッチを構成し、ＦＥＴのゲートに制御
信号Ｃによりスイッチの開閉を行う。
このデータ選択回路の出力Ｓには、制御信号Ｃが“Ｈ”
の場合は出力信号Ｏが選ばれ、制御信号Ｃが“Ｌ”の場
合は入力信号Ｉが選ばれる。
第４図は本発明によるＬＳＩをパッケージに組込んだ断
面図である。
図において、パッケージ８の上に第１のチップ１を搭載
し、その上に第２のチップ４をフェイスアンプに載せ、
バッド（ボンディングするための接続端子）３．５をワ
イヤ６でポンディングして両チップを結線する。つぎに
第１のチップ１の周辺のバッド２とパッケージ８にメタ
ライズされた内部リード９とをワイヤ７でポンディング
する。
内部リード９はパッケージの外部リード１０に接続され
ている。１１はパッケージの蓋を示す。
実施例では両チップの結線をボンディングで行ったが、
バンプ（導電層の隆起部）、ビームリードで行ってもよ
い。
〔発明の効果〕
以上説明したように本発明によれば、１チップ時は、両
チップを結線しなくとも、このチップの出力信号が正常
に出ているがどうかが試験できる。
また入力端子がフローティングになっても、内部回路に
論理的不定状態を伝播しない。
また両チップ結線時は、相手のチップよりの入力信号を
各チップに伝えることができる。
【図面の簡単な説明】
第１図は第１の発明によるＣｈｉｐ　ｏｎ　Ｃｈｉｐ　
Ｌ　ＳＩの試験回路図、 第２図は第１の発明によるＣｈｉｐ　ｏｎ　Ｃｈｉｐ　
Ｌ　ＳＩの第１図に追加する部分を示す試験回路図、第
３図は本発明によるＬＳＩに用いるデータ選択回路の他
の例を示す回路図、 第４図は本発明によるＬＳＩをパッケージに組込んだ断
面図である。 図において、 ■は入力端子、または入力信号、 ０は出力端子、または出力信号、 Ｃは制御端子、または制御信号、 Ｓはデータ選択回路、 （以上の記号に対する添字は チップ番号を示す） Ｒはプルアンプ抵抗、 １は第１のチップ、　　２，３．５はバンド、４は第２
のチップ、　６．７はワイヤ、８はパッケージ、　　　
９は内部リード、１０は外部リード、　　１１は蓋 を示す。 ネＩ　図 革２区 第３　固 一ド 第４図

Claims (2)

    【特許請求の範囲】
  1. （１）２個の半導体チップが結線されてなり、第２のチ
    ップへ送る第１のチップの出力信号を出す出力端子と、
    第２チップよりくる第１チップの入力信号を受ける入力
    端子と、該出力信号と該入力信号を選択するデータ選択
    回路とを第１のチップに設け、第１のチップ単独時は、
    第１のチップの出力信号を選択して第１のチップに戻す
    ことにより第１のチップの出力信号を試験できるように
    し、また両チップ結線時は第１チップの入力信号を選択
    してデータ選択回路の出力より内部に送るようにしたこ
    とを特徴とする半導体装置。
  2. （２）２個の半導体チップが結線されてなり、第２のチ
    ップへ送る第１のチップの出力信号を出す出力端子と、
    第２チップよりくる第１チップの入力信号を受ける入力
    端子と、該出力信号と該入力信号を選択するデータ選択
    回路とを第１のチップに設け、第１のチップ単独時は、
    第１のチップの出力信号を選択して第１のチップに戻す
    ことにより第１のチップの出力信号を試験できるように
    し、また両チップ結線時は第１チップの入力信号を選択
    してデータ選択回路の出力より内部に送るようにし、つ
    ぎに第１のチップの該データ選択回路の制御端子と電源
    電位または接地電位間にインピーダンスを挿入して該制
    御端子の電位を固定し、かつ該制御端子に接続する出力
    端子と、該出力端子に出力を接続した前記インピーダン
    スより低い出力インピーダンスを有するドライバとを第
    ２のチップに設け、第２のチップよりの選択信号を第１
    のチップに伝えられるようにしたことを特徴とする半導
    体装置。
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