JPH03274760A - スタックトキャパシタ型半導体記憶装置 - Google Patents
スタックトキャパシタ型半導体記憶装置Info
- Publication number
- JPH03274760A JPH03274760A JP2075082A JP7508290A JPH03274760A JP H03274760 A JPH03274760 A JP H03274760A JP 2075082 A JP2075082 A JP 2075082A JP 7508290 A JP7508290 A JP 7508290A JP H03274760 A JPH03274760 A JP H03274760A
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- stacked capacitor
- word line
- type semiconductor
- capacitor type
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
以下の順序に従って本発明を説明する。
Ａ、産業上の利用分野
Ｂ１発明の概要
Ｃ１従来技術［第３図、第４図］
Ｄ６発明が解決しようとする問題点
（Ａ、産業上の利用分野）
本発明はスタックトキャパシタ型半導体記憶装置、特に
フォールディットビットライン構成のスタックトキャパ
シタ型半導体記憶装置に関する。
フォールディットビットライン構成のスタックトキャパ
シタ型半導体記憶装置に関する。
（Ｂ、発明の概要）
本発明は、フォールディットピットライン構成のスタッ
クトキャパシタ型半導体記憶装置において、 メモリセルの集積密度の向上を図るため、隣り合うワー
ドラインを互いに異なる層の配線層により構成し、ワー
ドラインの隣り合うメモリセルの非選択部分どうしを絶
縁膜を介して重ね合せたものである。
クトキャパシタ型半導体記憶装置において、 メモリセルの集積密度の向上を図るため、隣り合うワー
ドラインを互いに異なる層の配線層により構成し、ワー
ドラインの隣り合うメモリセルの非選択部分どうしを絶
縁膜を介して重ね合せたものである。
（Ｃ，従来技術）［第３図、第４図］
ダイナミックＲＡＭの一つのタイプとして半導体基板上
において多結晶シリコンからなる下部電極と同じく多結
晶シリコンからなる上部電極とを誘電体膜を挟んで対向
させて情報蓄積用のスタックトキャパシタを構成したス
タックトキャパシタタイプがあり、例えば月刊Ｓｅｍ１
ｃｏｎｄｕｃｔｏｒ Ｗｏｒｌｄｌ！８．２ （プレ
スジャーナル社）３１〜３６頁ｒ４Ｍ、１６ＭＤＲＡＭ
の行方−積層容量と溝形容量−」に構造が紹介されてい
る。このようなスタックトキャパシタタイプは半導体基
板に溝を掘ってそこに情報蓄積用のトレンチキャパシタ
を形成したトレンチキャパシタタイプに比較してソフト
エラーに強い、半導体基板に形成する拡散層の面積が小
さくて済むという利点を有しており、これについての開
発も非常に盛んにおこなわれている。
において多結晶シリコンからなる下部電極と同じく多結
晶シリコンからなる上部電極とを誘電体膜を挟んで対向
させて情報蓄積用のスタックトキャパシタを構成したス
タックトキャパシタタイプがあり、例えば月刊Ｓｅｍ１
ｃｏｎｄｕｃｔｏｒ Ｗｏｒｌｄｌ！８．２ （プレ
スジャーナル社）３１〜３６頁ｒ４Ｍ、１６ＭＤＲＡＭ
の行方−積層容量と溝形容量−」に構造が紹介されてい
る。このようなスタックトキャパシタタイプは半導体基
板に溝を掘ってそこに情報蓄積用のトレンチキャパシタ
を形成したトレンチキャパシタタイプに比較してソフト
エラーに強い、半導体基板に形成する拡散層の面積が小
さくて済むという利点を有しており、これについての開
発も非常に盛んにおこなわれている。
第３図はスタックトキャパシタ型ダイナミックＲＡＭの
代表例を示す断面図、第４図は各ワードラインの平面形
状を示す平面図である。
代表例を示す断面図、第４図は各ワードラインの平面形
状を示す平面図である。
図面において、１はｐ型半導体基板、２は選択酸化によ
り形成されたフィールド絶縁膜、３はゲート絶縁膜、４
は第１層目の多結晶シリコン膜、５は高融点金属（例え
ばタングステン）シリサイド膜で、該高融点シリサイド
膜５と第１層目の多結晶シリコン膜４とでポリサイドと
称されるワード！！（ゲート電極）が構成されている。
り形成されたフィールド絶縁膜、３はゲート絶縁膜、４
は第１層目の多結晶シリコン膜、５は高融点金属（例え
ばタングステン）シリサイド膜で、該高融点シリサイド
膜５と第１層目の多結晶シリコン膜４とでポリサイドと
称されるワード！！（ゲート電極）が構成されている。
６はワード線（ゲート電極）の側面に形成されたシリコ
ン酸化物からなるサイドウオール、７及び８は半導体基
板１の表面部に形成されたｎ゛型型数拡散層並んで設け
られた一対のスイッチングトランジスタのソース・ドレ
インを成す。そのうちの拡散層８は一対のスイッチング
トランジスタが共有する中央の拡散層で、ビットライン
に接続され、両端の拡散層７．７はスタックトキャパシ
タ（の後述する下部電極１１．１１）に接続されている
。
ン酸化物からなるサイドウオール、７及び８は半導体基
板１の表面部に形成されたｎ゛型型数拡散層並んで設け
られた一対のスイッチングトランジスタのソース・ドレ
インを成す。そのうちの拡散層８は一対のスイッチング
トランジスタが共有する中央の拡散層で、ビットライン
に接続され、両端の拡散層７．７はスタックトキャパシ
タ（の後述する下部電極１１．１１）に接続されている
。
９はスイッチングトランジスタ上を覆う眉間絶縁膜、１
０．１０は該層間絶縁膜９に選択的に形成されたところ
の拡散層７．７の表面を露出させるコンタクトホール、
１１．１１は第２層目の多結晶シリコン層で、情報蓄積
用のスタックトキャパシタの下部電極を成し、コンタク
トホール１０．１０を通じて拡散層７．７に接続されて
いる。１２は下部電極１１の表面に形成された誘電体膜
で、図面では太い実線によって示したが例えばＳｉｎ、
膜とＳｉＮ膜と５ｉｎ−の３層構造を有している。１３
は該誘電体膜１２を介して上記下部電極１１と対向する
上部電極で、第３層目の多結晶シリコン層からなる。１
４は上部電極１３上を覆う眉間絶縁膜、１５は該層間絶
縁膜１４及び上記層間絶縁膜９に形成されたところの拡
散層８の表面を露出させるビットコンタクトホール、１
６は層間絶縁膜１４上を通るアルミニウムからなるビッ
トラインで、該ビットコンタクトホール１５を通じて拡
散層８に接続されている。
０．１０は該層間絶縁膜９に選択的に形成されたところ
の拡散層７．７の表面を露出させるコンタクトホール、
１１．１１は第２層目の多結晶シリコン層で、情報蓄積
用のスタックトキャパシタの下部電極を成し、コンタク
トホール１０．１０を通じて拡散層７．７に接続されて
いる。１２は下部電極１１の表面に形成された誘電体膜
で、図面では太い実線によって示したが例えばＳｉｎ、
膜とＳｉＮ膜と５ｉｎ−の３層構造を有している。１３
は該誘電体膜１２を介して上記下部電極１１と対向する
上部電極で、第３層目の多結晶シリコン層からなる。１
４は上部電極１３上を覆う眉間絶縁膜、１５は該層間絶
縁膜１４及び上記層間絶縁膜９に形成されたところの拡
散層８の表面を露出させるビットコンタクトホール、１
６は層間絶縁膜１４上を通るアルミニウムからなるビッ
トラインで、該ビットコンタクトホール１５を通じて拡
散層８に接続されている。
尚、第３図に示す断面図の最も左側のワードラインは非
選択ワードラインｗａＩ、その一つ右側のワードライン
は選択ワードラインＷｂ、、更にその一つ右側のワード
ラインは選択ワードラインＷｂｈそして最も右側のワー
ドラインは非選択ワードラインＷ ａ ２である。
選択ワードラインｗａＩ、その一つ右側のワードライン
は選択ワードラインＷｂ、、更にその一つ右側のワード
ラインは選択ワードラインＷｂｈそして最も右側のワー
ドラインは非選択ワードラインＷ ａ ２である。
そして、ゲート電極からなる各ワードラインはすべて同
層のポリサイド膜より同時に形成されており、また、真
直ぐ帯状に形成されていた。そしてコンタクト部は層間
絶縁膜９を選択的にエツチングすることにより形成され
ていた。
層のポリサイド膜より同時に形成されており、また、真
直ぐ帯状に形成されていた。そしてコンタクト部は層間
絶縁膜９を選択的にエツチングすることにより形成され
ていた。
（Ｄ、発明が解決しようとする問題点）ところで、第３
図、第４図に示すようなフォールディットピットライン
構成のスタックトキャパシタ型半導体記憶装置において
はワードラインの非選択部分が無駄にスペースを占有す
るのでメモリセルの集積密度を高くすることが難しいと
いう問題があった。
図、第４図に示すようなフォールディットピットライン
構成のスタックトキャパシタ型半導体記憶装置において
はワードラインの非選択部分が無駄にスペースを占有す
るのでメモリセルの集積密度を高くすることが難しいと
いう問題があった。
また、情報蓄積用のスタックトキャパシタの下部電極は
次のように形成していたので問題があった。即ち、ソー
ス・ドレイン領域の形成後、層間絶縁膜を形成し、これ
にフォトエツチングによりソース・ドレイン領域を露出
させるコンタクトホールを形成し、その後、下部電極と
なる例えば多結晶シリコン層を形成し、しかる後、該多
結晶シリコンをバターニングすることによって下部電極
を形成していたのである。従って、フォトリングラフィ
によるバターニングが２回も必要であり、バターニング
の精度を高くすることの限界性からマスク合わせ誤差を
考慮してセルサイズを大きめに設定しなければならなか
った。そして、このこともメモリセルのサイズを小さく
することを阻む要因となっていたので、セルサイズを小
さくすることを更に難しくしていた。
次のように形成していたので問題があった。即ち、ソー
ス・ドレイン領域の形成後、層間絶縁膜を形成し、これ
にフォトエツチングによりソース・ドレイン領域を露出
させるコンタクトホールを形成し、その後、下部電極と
なる例えば多結晶シリコン層を形成し、しかる後、該多
結晶シリコンをバターニングすることによって下部電極
を形成していたのである。従って、フォトリングラフィ
によるバターニングが２回も必要であり、バターニング
の精度を高くすることの限界性からマスク合わせ誤差を
考慮してセルサイズを大きめに設定しなければならなか
った。そして、このこともメモリセルのサイズを小さく
することを阻む要因となっていたので、セルサイズを小
さくすることを更に難しくしていた。
本発明はこのような問題点を解決すべく為されたもので
あり、メモリセルの集積密度の向上を図ることを目的と
する。
あり、メモリセルの集積密度の向上を図ることを目的と
する。
（Ｅ、問題点を解決するための手段）
本発明スタックトキャパシタ型半導体記憶装置は上記問
題点を解決するため、隣り合うワードラインを互いに異
なる層の配線層により構成し、ワードラインの隣り合う
メモリセルの非選択部分どうしを重ね合せたことを特徴
とする。
題点を解決するため、隣り合うワードラインを互いに異
なる層の配線層により構成し、ワードラインの隣り合う
メモリセルの非選択部分どうしを重ね合せたことを特徴
とする。
（Ｆ、作用）
本発明スタックトキャパシタ型半導体記憶装置によれば
、配線層の隣り合うメモリセルの非選択部分どうしが重
なり合っているので、非選択部分による無駄なスペース
を小さくすることができる。従って、その分メモリセル
の集積密度の向上を図ることができる。
、配線層の隣り合うメモリセルの非選択部分どうしが重
なり合っているので、非選択部分による無駄なスペース
を小さくすることができる。従って、その分メモリセル
の集積密度の向上を図ることができる。
（Ｇ、実施例）［第１図、第２図］
以下、本発明スタックトキャパシタ型半導体記憶装置を
図示実施例に従って詳細に説明する。
図示実施例に従って詳細に説明する。
第１図及び第２図は本発明スタックトキャパシタ型半導
体記憶装置の一つの実施例を示すもので、第１図はワー
ドラインの形状を示す平面図、第２図は第１図の■−■
線に沿う断面図である。
体記憶装置の一つの実施例を示すもので、第１図はワー
ドラインの形状を示す平面図、第２図は第１図の■−■
線に沿う断面図である。
図面において、２１は半導体基板、２２はフィールド絶
縁膜、２３はゲート絶縁膜、２４はビットラインに接続
される拡散層、２５．２５はスタックトキャパシタの下
部電極に接続される拡散層、２６．２６、・・・は第１
層目のワードラインで、２６ａ、２６ａ、・・・は選択
部分、２６ｂ、２６ｂ、・・・は非選択部分である。２
７．２７、・・・は第２層目のワードラインで、２７ａ
、２７ａ、・・・は選択部分、２７ｂ、２７ｂ、・・・
は非選択部分である。
縁膜、２３はゲート絶縁膜、２４はビットラインに接続
される拡散層、２５．２５はスタックトキャパシタの下
部電極に接続される拡散層、２６．２６、・・・は第１
層目のワードラインで、２６ａ、２６ａ、・・・は選択
部分、２６ｂ、２６ｂ、・・・は非選択部分である。２
７．２７、・・・は第２層目のワードラインで、２７ａ
、２７ａ、・・・は選択部分、２７ｂ、２７ｂ、・・・
は非選択部分である。
このように本スタックトキャパシタ型半導体記憶装置に
おいては、ワードラインが２６．２６、・・・と２７．
２７、・・・とで別々に形成されている。
おいては、ワードラインが２６．２６、・・・と２７．
２７、・・・とで別々に形成されている。
即ち、先ず第１層目のワードライン２６．２６、・・・
を形成し、更に表面に例えば５ｉｎｓからなる絶縁膜２
８を形成し、その後その絶縁膜２８に対するＲＩＥによ
りサイドウオール２８ａを形成する（つまり、ＳＡＣ法
により厚いサイドウオール２８ａを形成する）。次に、
第２層目のワードライン２７．２７、・・・を形成し、
更に表面に例えばＳｉｎ、からなる絶縁膜２９を形成し
、その後、その絶縁膜２９に対するＲＩＥによりサイド
ウオール２９ａを形成する。
を形成し、更に表面に例えば５ｉｎｓからなる絶縁膜２
８を形成し、その後その絶縁膜２８に対するＲＩＥによ
りサイドウオール２８ａを形成する（つまり、ＳＡＣ法
により厚いサイドウオール２８ａを形成する）。次に、
第２層目のワードライン２７．２７、・・・を形成し、
更に表面に例えばＳｉｎ、からなる絶縁膜２９を形成し
、その後、その絶縁膜２９に対するＲＩＥによりサイド
ウオール２９ａを形成する。
そして、ワードライン２６．２７は、その非選択部分２
６ｂ、２６ｂの隣り合うものどうしが互いに重なり合う
ようにレイアウトしである。従って、ワードライン２６
．２７の非選択部分２６ｂ、２７ｂがそれぞれ独立して
スペースを占有することがないのでその分メモリセルの
集積密度を高めることができる。
６ｂ、２６ｂの隣り合うものどうしが互いに重なり合う
ようにレイアウトしである。従って、ワードライン２６
．２７の非選択部分２６ｂ、２７ｂがそれぞれ独立して
スペースを占有することがないのでその分メモリセルの
集積密度を高めることができる。
３０はスタックトキャパシタの下部電極で、多結晶シリ
コン層からなり、該多結晶シリコン層のデポジション、
エッチバックによりワードライン上の多結晶シリコン層
をセルファライン的に除去することにより形成されてい
る。即ち、眉間絶縁膜を形成し、それにコンタクトホー
ルを形成し、その後多結晶シリコン層を形成し、フォト
エツチングによりバターニングするという方法を採るこ
となく、セルファラインでスタックトキャパシタの下部
電極を形成しているのである。従って、拡散層と下部電
極とのコンタクトホールを形成するためのりソゲラフイ
エ程と、下部電極を形成するためのりソゲラフイエ程が
共に不要になり、各々のマスク合せが全く不要となる。
コン層からなり、該多結晶シリコン層のデポジション、
エッチバックによりワードライン上の多結晶シリコン層
をセルファライン的に除去することにより形成されてい
る。即ち、眉間絶縁膜を形成し、それにコンタクトホー
ルを形成し、その後多結晶シリコン層を形成し、フォト
エツチングによりバターニングするという方法を採るこ
となく、セルファラインでスタックトキャパシタの下部
電極を形成しているのである。従って、拡散層と下部電
極とのコンタクトホールを形成するためのりソゲラフイ
エ程と、下部電極を形成するためのりソゲラフイエ程が
共に不要になり、各々のマスク合せが全く不要となる。
従って、マスク合せ誤差を見込んでセルサイズを大きめ
に設定する必要がなくなり、その分メモリセルのサイズ
を小さくすることができ、延いては集積密度の向上を図
ることができる。
に設定する必要がなくなり、その分メモリセルのサイズ
を小さくすることができ、延いては集積密度の向上を図
ることができる。
３０ａ−はビットコンタクトホールを埋める電極で、下
部電極３０と同時に形成される。
部電極３０と同時に形成される。
３１はスタックトキャパシタの誘電体膜、３２は多結晶
シ１ノコンからなるスタックトキャパシタの上部電極、
３３は層間絶縁膜、３４は該層間絶縁膜３３に形成され
たビットコンタクトホール、３５はアルミニウムからな
るビットラインで、ビットコンタクトホール３４を通し
て上記電極３０ａに接続されている。従って、アルミニ
ウムからなるビットライン３５のビットコンタクトホー
ル３４における段差が小さくて済む。
シ１ノコンからなるスタックトキャパシタの上部電極、
３３は層間絶縁膜、３４は該層間絶縁膜３３に形成され
たビットコンタクトホール、３５はアルミニウムからな
るビットラインで、ビットコンタクトホール３４を通し
て上記電極３０ａに接続されている。従って、アルミニ
ウムからなるビットライン３５のビットコンタクトホー
ル３４における段差が小さくて済む。
尚、第１図において、２２ａはフィールドの絶縁膜２２
とアクティブ領域との境界を示す。
とアクティブ領域との境界を示す。
（Ｈ１発明の効果）
以上に述べたように、本発明スタックトキャパシタ型半
導体記憶装置は、一つおきのワードラインと残りのワー
ドラインを層の異なる配線層により構成し、該ワードラ
インの非選択部分とその隣りのワードラインの非選択部
分とが絶縁膜を介して重なり合うようにしたことを特徴
とするものである。
導体記憶装置は、一つおきのワードラインと残りのワー
ドラインを層の異なる配線層により構成し、該ワードラ
インの非選択部分とその隣りのワードラインの非選択部
分とが絶縁膜を介して重なり合うようにしたことを特徴
とするものである。
従って、本発明スタックトキャパシタ型半導体記憶装置
によれば、ワードラインの隣り合うメモリセルの非選択
部分どうしが重ね合っているので、非選択部分による無
駄なスペースを小さくすることができる。従って、その
分メモリセルの集積密度の向上を図ることができる。
によれば、ワードラインの隣り合うメモリセルの非選択
部分どうしが重ね合っているので、非選択部分による無
駄なスペースを小さくすることができる。従って、その
分メモリセルの集積密度の向上を図ることができる。
第１図及び第２図は本発明スタックトキャパシタ型半導
体記憶装置の一つの実施例を説明するためのもので、第
１図は平面図、第２図は第１図の■−■線に沿う断面図
、第３図、第４図は従来例を示すもので、 である。 第３図は断面図、 第４図は平面図 符号の説明 ２６．２７・・・ワードライン、 ６ｂ１ ２７ｂ ・ ・・ワードラインの非選択部 分、 ２８ ・ ・絶縁膜。 □に）− ７？ｉｍ 断面図（従来例） 第３図 第４図
体記憶装置の一つの実施例を説明するためのもので、第
１図は平面図、第２図は第１図の■−■線に沿う断面図
、第３図、第４図は従来例を示すもので、 である。 第３図は断面図、 第４図は平面図 符号の説明 ２６．２７・・・ワードライン、 ６ｂ１ ２７ｂ ・ ・・ワードラインの非選択部 分、 ２８ ・ ・絶縁膜。 □に）− ７？ｉｍ 断面図（従来例） 第３図 第４図
Claims (1)
- （１）一つおきのワードラインと残りのワードラインを
層の異なる配線層により構成し、上記ワードラインの非
選択部分とその隣りのワードラインの非選択部分とが絶
縁膜を介して重なり合うようにしたことを特徴とするス
タックトキャパシタ型半導体記憶装置
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2075082A JPH03274760A (ja) | 1990-03-23 | 1990-03-23 | スタックトキャパシタ型半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2075082A JPH03274760A (ja) | 1990-03-23 | 1990-03-23 | スタックトキャパシタ型半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03274760A true JPH03274760A (ja) | 1991-12-05 |
Family
ID=13565903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2075082A Pending JPH03274760A (ja) | 1990-03-23 | 1990-03-23 | スタックトキャパシタ型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03274760A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7863677B2 (en) | 2007-09-18 | 2011-01-04 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
-
1990
- 1990-03-23 JP JP2075082A patent/JPH03274760A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7863677B2 (en) | 2007-09-18 | 2011-01-04 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
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