JPH03276331A - 乗算器 - Google Patents
乗算器Info
- Publication number
- JPH03276331A JPH03276331A JP2078175A JP7817590A JPH03276331A JP H03276331 A JPH03276331 A JP H03276331A JP 2078175 A JP2078175 A JP 2078175A JP 7817590 A JP7817590 A JP 7817590A JP H03276331 A JPH03276331 A JP H03276331A
- Authority
- JP
- Japan
- Prior art keywords
- cells
- adder
- outputs
- multiplier
- cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
こ産業上の利用分野〕
この発明は乗算器、特にその単位加算器セルの配置方法
の改良に関するものである。
の改良に関するものである。
第３図は、８ビツト×８ビツトの２次のブースアルゴリ
ズムを用いた乗算器のレイアウトパターンにおいて、単
位回路セル同志の相対的な配置関係、並びに単位回路セ
ル間の信号配線の模式図である。ただし、セル間の信号
配線は説明に必要なものを除いて省略しである。
ズムを用いた乗算器のレイアウトパターンにおいて、単
位回路セル同志の相対的な配置関係、並びに単位回路セ
ル間の信号配線の模式図である。ただし、セル間の信号
配線は説明に必要なものを除いて省略しである。
図において、１は部分積生成のための制御信号を出力す
るブースデコーダ、２は９ビツトの部分積を４つ生成し
、これら部分積同志を足し合わせて中間相を出力するキ
ャリー・セーブ・アダー・アレイ（以下Ｃ３Ａと呼ぶ）
、３はＣ３Ａ２からの中間和を加算して、下位６ビツト
の積を出力する加算回路、４はＣ３Ａ２からの中間和を
加算して、上位９ビツトの積を出力する加算回路である
。
るブースデコーダ、２は９ビツトの部分積を４つ生成し
、これら部分積同志を足し合わせて中間相を出力するキ
ャリー・セーブ・アダー・アレイ（以下Ｃ３Ａと呼ぶ）
、３はＣ３Ａ２からの中間和を加算して、下位６ビツト
の積を出力する加算回路、４はＣ３Ａ２からの中間和を
加算して、上位９ビツトの積を出力する加算回路である
。
また、ＢＳは１ビツトの部分積を出力するブースシフタ
のセル、ＨＡはハーフアダーのセル、ＦＡはフルアダー
のセルである。５はＣ３Ａ２を構成するハーフアダーセ
ルＨＡまたはフルアダーセルＦＡの加算結果信号配線、
６はＣ３Ａ２を構成するハーフアダーセルＨＡまたはフ
ルアダーセルＦＡの桁上げ信号配線、７は上記加算回路
３を構成するハーフアダーセルＨＡまたはフルアダーセ
ルＦＡの桁上げ信号配線である。
のセル、ＨＡはハーフアダーのセル、ＦＡはフルアダー
のセルである。５はＣ３Ａ２を構成するハーフアダーセ
ルＨＡまたはフルアダーセルＦＡの加算結果信号配線、
６はＣ３Ａ２を構成するハーフアダーセルＨＡまたはフ
ルアダーセルＦＡの桁上げ信号配線、７は上記加算回路
３を構成するハーフアダーセルＨＡまたはフルアダーセ
ルＦＡの桁上げ信号配線である。
２ａはＣ３Ａ２の１段目の最下位ビット位置に置かれる
ブースシフタセル、２ｂはＣ３Ａ２の１段目の２ビツト
目の位置に置かれるブースシフタセル、２ｃはＣ３Ａ２
の２段目の最下位ビット位置に置かれるハーフアダーセ
ル、２ｄはＣ３Ａ２の１段目の２ビツト目の位置に置か
れるハーフアダーセル、２ｅはＣ３Ａ２の３段目の最下
位ピント位置に置かれるフルアダーセル、２ｆはＣ３Ａ
２の３段目の２ビツト目の位置に置かれるフルアダーセ
ルである。
ブースシフタセル、２ｂはＣ３Ａ２の１段目の２ビツト
目の位置に置かれるブースシフタセル、２ｃはＣ３Ａ２
の２段目の最下位ビット位置に置かれるハーフアダーセ
ル、２ｄはＣ３Ａ２の１段目の２ビツト目の位置に置か
れるハーフアダーセル、２ｅはＣ３Ａ２の３段目の最下
位ピント位置に置かれるフルアダーセル、２ｆはＣ３Ａ
２の３段目の２ビツト目の位置に置かれるフルアダーセ
ルである。
また、３ａは２ａの出力信号を入力とするノ＼−ファダ
ーセル、３ｂは２ｂの出力信号と３ａの桁上げ信号を人
力とするハーフアダーセル、３Ｃは２Ｃの加算結果信号
と３ｂの桁上げ信号を入力とするフルアダーセル、３ｄ
は２ｄの加算結果信号と２０の桁上げ信号と３０の桁上
げ信号を入力とするフルアダーセル、３ｅは２ｅの加算
結果信号と３ｄの桁上げ信号を入力とするフルアダーセ
ｌし、３ｆは２ｆの加算結果信号と２０の桁上げ信号と
３ｅの桁上げ信号を入力とするフルアダーセルである。
ーセル、３ｂは２ｂの出力信号と３ａの桁上げ信号を人
力とするハーフアダーセル、３Ｃは２Ｃの加算結果信号
と３ｂの桁上げ信号を入力とするフルアダーセル、３ｄ
は２ｄの加算結果信号と２０の桁上げ信号と３０の桁上
げ信号を入力とするフルアダーセル、３ｅは２ｅの加算
結果信号と３ｄの桁上げ信号を入力とするフルアダーセ
ｌし、３ｆは２ｆの加算結果信号と２０の桁上げ信号と
３ｅの桁上げ信号を入力とするフルアダーセルである。
次に、各単位回路セルの配置方法について説明する。な
おここでは便宜上、Ｃ３Ａの列方向を“縦”、行方向を
“横゛と呼ぶことにする。
おここでは便宜上、Ｃ３Ａの列方向を“縦”、行方向を
“横゛と呼ぶことにする。
２次のブースアルゴリズムを用いた乗算器の場合、積の
下位桁部を得るためにＣ３Ａの１段当り、２ビツト分の
加算回路３が必要である。ノ＼−ファダーセルとフルア
ダーセルを使用してこの加算回路３を構成するために、
“縦“１列に、ハーフアダーセル３ａ、３ｂ、及びフル
アダーセル３ｃ。
下位桁部を得るためにＣ３Ａの１段当り、２ビツト分の
加算回路３が必要である。ノ＼−ファダーセルとフルア
ダーセルを使用してこの加算回路３を構成するために、
“縦“１列に、ハーフアダーセル３ａ、３ｂ、及びフル
アダーセル３ｃ。
３ｄ、３ｅ、３ｆを配置し、必要な信号配線を施しであ
る。
る。
従来の乗算器は以上のように構成されているので、乗算
器の１辺の長さが、Ｃ３Ａからの中間和を加算して積の
下位桁部を出力する加算回路の長さに律せられてしまい
、全体として素子密度が低下してしまうという問題点が
あった。この問題は、３次以上のブースアルゴリズムを
使用した場合はさらに顕著になる。これは、９次のブー
スアルゴリズムを使用した場合の積の下位桁部を出力す
る加算回路には、部分積１個当りｎ個の単位加算器セル
が必要となるからである。
器の１辺の長さが、Ｃ３Ａからの中間和を加算して積の
下位桁部を出力する加算回路の長さに律せられてしまい
、全体として素子密度が低下してしまうという問題点が
あった。この問題は、３次以上のブースアルゴリズムを
使用した場合はさらに顕著になる。これは、９次のブー
スアルゴリズムを使用した場合の積の下位桁部を出力す
る加算回路には、部分積１個当りｎ個の単位加算器セル
が必要となるからである。
この発明は上記のような問題点を解決するためになされ
たもので、集積化に適したアレイ構造を実現しつつ、乗
算器全体の素子密度を向上させることができる乗算器を
得ることを目的とする。
たもので、集積化に適したアレイ構造を実現しつつ、乗
算器全体の素子密度を向上させることができる乗算器を
得ることを目的とする。
この発明に係る乗算器は、Ｃ３Ａからの中間和を加算し
て積の下位桁部を出力する加算回路において、単位加算
器セルを２次元配置して、Ｃ３Ａの同一段からの出力信
号を人力とする単位加算器セルが同一行に位置するよう
にしたものである。
て積の下位桁部を出力する加算回路において、単位加算
器セルを２次元配置して、Ｃ３Ａの同一段からの出力信
号を人力とする単位加算器セルが同一行に位置するよう
にしたものである。
この発明においては、Ｃ３Ａからの中間和を加算して積
の下位桁部を出力する加算回路を、Ｃ３Ａの同一段から
の出力信号を人力とする単位加算器セルが同一行になる
ように配置したから、上記単位加算器セルの高さを、上
記Ｃ３Ａ−段当りの高さの範囲内に納めることができる
。
の下位桁部を出力する加算回路を、Ｃ３Ａの同一段から
の出力信号を人力とする単位加算器セルが同一行になる
ように配置したから、上記単位加算器セルの高さを、上
記Ｃ３Ａ−段当りの高さの範囲内に納めることができる
。
〔実施例〕
以下、この発明の一実施例を図について説明する。
第１図は本発明の一実施例による、８ビツト×８ビツト
の２次のブースアルゴリズムを用いた乗算器のレイアウ
トパターンにおいて、単位回路セル同志の相対的な配置
関係、並びに単位回路セル間の信号配線を模式的に表し
た図である。ただし、セル間の信号配線は説明に必要な
ものを除いて省略しである。
の２次のブースアルゴリズムを用いた乗算器のレイアウ
トパターンにおいて、単位回路セル同志の相対的な配置
関係、並びに単位回路セル間の信号配線を模式的に表し
た図である。ただし、セル間の信号配線は説明に必要な
ものを除いて省略しである。
図において、第３図と同一符号は同一または相当部分を
示し、８はＣ３Ａ２からの中間相を加算して、下位６ビ
ツトの積を出力する加算回路であり、その単位回路セル
の配置方法はＣ３Ａ２の同−段からの出力信号を入力と
するハーフアダーセルまたはフルアダーセルが同一行に
位置するよう縦”２列にセルを配置されたものとなって
いる。
示し、８はＣ３Ａ２からの中間相を加算して、下位６ビ
ツトの積を出力する加算回路であり、その単位回路セル
の配置方法はＣ３Ａ２の同−段からの出力信号を入力と
するハーフアダーセルまたはフルアダーセルが同一行に
位置するよう縦”２列にセルを配置されたものとなって
いる。
また、その同一行でのセルの並びは、上位ビットのセル
がＣ３ＡＺ寄りとなっている。すなわち、１行目にハー
フアダーセル３ａ、３ｂ、２行目にフルアダーセル３ｃ
、３ｄ、３行目にフルアダーセル３ｅ、３ｆを配置し、
必要な信号配線を施しである。
がＣ３ＡＺ寄りとなっている。すなわち、１行目にハー
フアダーセル３ａ、３ｂ、２行目にフルアダーセル３ｃ
、３ｄ、３行目にフルアダーセル３ｅ、３ｆを配置し、
必要な信号配線を施しである。
このように本実施例によれば、Ｃ３Ａ２からの中間和を
加算して積の下位６ビツトの積を出力する加算回路３を
、Ｃ３Ａ２の同−段からの出力信号を入力とする単位加
算器セルが同一行になるように配置したから、上記単位
加算器セルの高さを、上記Ｃ３Ａ２の一段当りの高さの
範囲内に納めることができ、このため乗算器全体の素子
密度を向上させることができる。
加算して積の下位６ビツトの積を出力する加算回路３を
、Ｃ３Ａ２の同−段からの出力信号を入力とする単位加
算器セルが同一行になるように配置したから、上記単位
加算器セルの高さを、上記Ｃ３Ａ２の一段当りの高さの
範囲内に納めることができ、このため乗算器全体の素子
密度を向上させることができる。
なお、上記実施例では、加算回路８の同一行のセルの並
びを、上位ビットのセルがＣ３Ａ２寄りとなるようにし
たが、下位ビットのセルがＣ３Ａ２寄りとなるようにし
てもよい。
びを、上位ビットのセルがＣ３Ａ２寄りとなるようにし
たが、下位ビットのセルがＣ３Ａ２寄りとなるようにし
てもよい。
また、上記実施例では、２次のブースアルゴリズムを用
いた乗算器の例を示したが、ｎ、（ｎ＞２）次のブース
アルゴリズムを使用した場合にも適用することができる
のは言うまでもなく、この場合、加算回路８のセル位置
は、°“縦”ｎ列となる。
いた乗算器の例を示したが、ｎ、（ｎ＞２）次のブース
アルゴリズムを使用した場合にも適用することができる
のは言うまでもなく、この場合、加算回路８のセル位置
は、°“縦”ｎ列となる。
さらに、上記実施例では、加算回路８．４として通常の
桁上げ加算回路を用いたものを示したが、用いることの
できる加算回路の種類はこれに限られるものではなく、
例えば、キャリー・ルック・アヘッドや、キャリー・セ
レクトのような高速化手法を用いた加算回路であっても
よい。
桁上げ加算回路を用いたものを示したが、用いることの
できる加算回路の種類はこれに限られるものではなく、
例えば、キャリー・ルック・アヘッドや、キャリー・セ
レクトのような高速化手法を用いた加算回路であっても
よい。
次に、この発明の他の実施例について説明する。
第２図は本発明の他の実施例における８ビツト×８ビツ
トの２次のブースアルゴリズムを用いた乗算器のレイア
ウトパターンを示す図であり、第１図と同一符号は同一
または相当部分を示し、９は加算回路であり、本実施例
では上記実施例と同様、Ｃ５Ａ２の同−段からの出力信
号を入力とするハーフアダーセルまたはフルアダーセル
が同一行に位置するよう“°縦”２列にセルを配置した
構成となっているが、隣合う行のセルの並びが逆、すな
わち、１行目は上位ビットのセルがＣ３Ａ２寄り、２行
目は下位ビットのセルがＣ３Ａ２寄り、３行目は上位ビ
ットのセルがＣ３Ａ２寄りとなるように、ハーフアダー
セル３ａ、３ｂ、フルアダーセル３ｃ、３ｄ、３ｅ、３
ｆを配置している。
トの２次のブースアルゴリズムを用いた乗算器のレイア
ウトパターンを示す図であり、第１図と同一符号は同一
または相当部分を示し、９は加算回路であり、本実施例
では上記実施例と同様、Ｃ５Ａ２の同−段からの出力信
号を入力とするハーフアダーセルまたはフルアダーセル
が同一行に位置するよう“°縦”２列にセルを配置した
構成となっているが、隣合う行のセルの並びが逆、すな
わち、１行目は上位ビットのセルがＣ３Ａ２寄り、２行
目は下位ビットのセルがＣ３Ａ２寄り、３行目は上位ビ
ットのセルがＣ３Ａ２寄りとなるように、ハーフアダー
セル３ａ、３ｂ、フルアダーセル３ｃ、３ｄ、３ｅ、３
ｆを配置している。
このようにセルを配置することにより、ハーフアダーセ
ル３ｂ、フルアダーセル３ｄ、３ｅからの桁上げ信号配
線を曲げることなく配線することができる。
ル３ｂ、フルアダーセル３ｄ、３ｅからの桁上げ信号配
線を曲げることなく配線することができる。
以上のように、この発明に係る乗算器によれば、キャリ
ー・セーブ・アダー・アレイ（Ｃ３Ａ）からの中間和を
加算して積の下位桁部を出力する加算回路において、そ
の構成する単位加算器セルを２次元配置して、Ｃ３Ａの
同−段からの出力信号を人力とする単位加算器セルが同
一行に位置するようにしたので、上記単位加算器セルの
高さを上記Ｃ３Ａ−段当りの高さの範囲内に納めること
ができ、集積化に適したアレイ構造を実現するとかでき
るとともに、乗算器全体の素子密度の向上を図ることが
できる効果がある。
ー・セーブ・アダー・アレイ（Ｃ３Ａ）からの中間和を
加算して積の下位桁部を出力する加算回路において、そ
の構成する単位加算器セルを２次元配置して、Ｃ３Ａの
同−段からの出力信号を人力とする単位加算器セルが同
一行に位置するようにしたので、上記単位加算器セルの
高さを上記Ｃ３Ａ−段当りの高さの範囲内に納めること
ができ、集積化に適したアレイ構造を実現するとかでき
るとともに、乗算器全体の素子密度の向上を図ることが
できる効果がある。
第１図はこの発明の一実施例による乗算器における単位
回路セル同志の相対的な配置関係、並びに単位回路セル
間の信号配線を示す模式図、第２図はこの発明の他の実
施例による乗算器の単位回路セル同志の相対的な配置関
係、並びに単位回路セル間の信号配線を示す模式図、第
３図は従来の乗算器における単位回路セル同志の相対的
な配置関係、並びに単位回路セル間の信号配線を示す模
式図である。 図中、１はブースデコーダ、２はキャリー・セーブ・ア
ダー・アレイ（Ｃ３Ａ） 、８は積の下位桁部を出力す
る加算回路（第１の加算ブロック）、４は積の上位桁部
を出力する加算回路（第２の加算ブロック）、ＢＳはブ
ースシフタのセル、ＨＡはハーフアダーのセル、ＦＡフ
ルアダーのセル、５は加算結果信号配線、６，７は桁上
げ信号配線である。 なお図中同一符号は同−又は相当部分を示す。
回路セル同志の相対的な配置関係、並びに単位回路セル
間の信号配線を示す模式図、第２図はこの発明の他の実
施例による乗算器の単位回路セル同志の相対的な配置関
係、並びに単位回路セル間の信号配線を示す模式図、第
３図は従来の乗算器における単位回路セル同志の相対的
な配置関係、並びに単位回路セル間の信号配線を示す模
式図である。 図中、１はブースデコーダ、２はキャリー・セーブ・ア
ダー・アレイ（Ｃ３Ａ） 、８は積の下位桁部を出力す
る加算回路（第１の加算ブロック）、４は積の上位桁部
を出力する加算回路（第２の加算ブロック）、ＢＳはブ
ースシフタのセル、ＨＡはハーフアダーのセル、ＦＡフ
ルアダーのセル、５は加算結果信号配線、６，７は桁上
げ信号配線である。 なお図中同一符号は同−又は相当部分を示す。
Claims (2)
- （１）少なくとも２次以上ブースアルゴリズムを用いた
乗算器において、部分積生成のための制御信号を出力す
る回路ブロックと、該制御信号に従って複数の部分積を
生成し、該複数の部分積を加算してその中間相を出力す
る単位回路セルをアレイ状に配列してなるアレイブロッ
クと、上記部分積の中間和を加算して積の下位桁部分を
出力する第１の加算ブロックと、上記部分積の中間和を
加算して積の上位桁部分を出力する第２の加算ブロック
を備え、上記第１の加算ブロックを構成する単位加算器
セルが２次元に配置されていることを特徴とする乗算器
。 - （２）上記第１の加算ブロックのセル配置において、上
記アレイブロックの同一行に位置する該単位回路セルか
らの出力信号を入力とする単位加算器セルが同一行に位
置するよう配置されていることを特徴とする特許請求の
範囲第１項記載の乗算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2078175A JPH03276331A (ja) | 1990-03-26 | 1990-03-26 | 乗算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2078175A JPH03276331A (ja) | 1990-03-26 | 1990-03-26 | 乗算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03276331A true JPH03276331A (ja) | 1991-12-06 |
Family
ID=13654624
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2078175A Pending JPH03276331A (ja) | 1990-03-26 | 1990-03-26 | 乗算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03276331A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05127875A (ja) * | 1991-11-06 | 1993-05-25 | Matsushita Electric Ind Co Ltd | 乗算回路 |
| JPH06314186A (ja) * | 1992-05-27 | 1994-11-08 | Sgs Thomson Microelettronica Spa | 加算器連鎖及び加算方法 |
-
1990
- 1990-03-26 JP JP2078175A patent/JPH03276331A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05127875A (ja) * | 1991-11-06 | 1993-05-25 | Matsushita Electric Ind Co Ltd | 乗算回路 |
| JPH06314186A (ja) * | 1992-05-27 | 1994-11-08 | Sgs Thomson Microelettronica Spa | 加算器連鎖及び加算方法 |
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