JPH0327635A - デイジタル通信装置 - Google Patents
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- JPH0327635A JPH0327635A JP2055205A JP5520590A JPH0327635A JP H0327635 A JPH0327635 A JP H0327635A JP 2055205 A JP2055205 A JP 2055205A JP 5520590 A JP5520590 A JP 5520590A JP H0327635 A JPH0327635 A JP H0327635A
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- KDPSGIFCBZTBEZ-UHFFFAOYSA-N 1-[2-(1h-benzimidazol-2-ylsulfanyl)ethyl]-3-methylbenzimidazole-2-thione Chemical compound C1=CC=C2NC(SCCN3C4=CC=CC=C4N(C3=S)C)=NC2=C1 KDPSGIFCBZTBEZ-UHFFFAOYSA-N 0.000 abstract description 7
- 101100058337 Arabidopsis thaliana BIC1 gene Proteins 0.000 abstract description 7
- 101100058338 Arabidopsis thaliana BIC2 gene Proteins 0.000 abstract description 6
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/18—Time-division multiplex systems using frequency compression and subsequent expansion of the individual signals
Landscapes
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Engineering & Computer Science (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Error Detection And Correction (AREA)
- Train Traffic Observation, Control, And Security (AREA)
- Time-Division Multiplex Systems (AREA)
- Optical Communication System (AREA)
- Special Wing (AREA)
- Radio Relay Systems (AREA)
- Communication Control (AREA)
- Mobile Radio Communication Systems (AREA)
- Dc Digital Transmission (AREA)
- Reduction Or Emphasis Of Bandwidth Of Signals (AREA)
- Amplifiers (AREA)
- Selective Calling Equipment (AREA)
- Exchange Systems With Centralized Control (AREA)
- Iron Core Of Rotating Electric Machines (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
イ．産業上の利用分野
本発明はディジタルデータ伝送システムに関する。
ロ．従来の技術
ディジタル通信の領域においては、各記号が僅か２つの
値のうちの１つを取ることを許されている、通常、「ビ
ット」として周知の２進数字の利用が一般的である。若
干の応用例に対しては、８ビットの組が「バイト」とし
て共にひと筐とめにされる。
値のうちの１つを取ることを許されている、通常、「ビ
ット」として周知の２進数字の利用が一般的である。若
干の応用例に対しては、８ビットの組が「バイト」とし
て共にひと筐とめにされる。
幾つかの同一のチャネルを、単一の、高速ベア２を通し
て伝送するために、近来、幾つかの米国および国際規格
は「バイトインタリービング」を利用すべきであると提
案してきたが、各チャネルからのビットを「ピットイン
タリーフ゜すること」もまた普通のことである。この場
合、高速ペアラは、第１人カチャネルからの８連続ビッ
トを搬送し、次いで第２チャネルからの８連続ビット、
その他同様にとなる。バイトインタリービングは、同じ
タイプの基本処理Ｋ対してピットインタリービ／グが利
用するそれの８倍もの記憶（例えば、Ｄタイプ双安定装
置）を利用することが原則である。
て伝送するために、近来、幾つかの米国および国際規格
は「バイトインタリービング」を利用すべきであると提
案してきたが、各チャネルからのビットを「ピットイン
タリーフ゜すること」もまた普通のことである。この場
合、高速ペアラは、第１人カチャネルからの８連続ビッ
トを搬送し、次いで第２チャネルからの８連続ビット、
その他同様にとなる。バイトインタリービングは、同じ
タイプの基本処理Ｋ対してピットインタリービ／グが利
用するそれの８倍もの記憶（例えば、Ｄタイプ双安定装
置）を利用することが原則である。
ハ．作用
本発明は、バイトインタリービングを達底するために、
よｂ高速で実行されねばならない処理の量を低減するこ
とに関する。
よｂ高速で実行されねばならない処理の量を低減するこ
とに関する。
従って、本発明は複数の並列ディジタル入力信号全部を
１速度で受信し、そして入力データストリームの各々か
ら、所定の長さの多重ビットシーケンスをより高連で単
一データストリームにインタリーブするディジタル通信
装置を備えてかシ、この装置は、各々が複数の入力デー
タストリームを受信し、かつ同じビット伝送速度である
が入データ信号のビットを交換された同数のデータスト
リームを出力するように適応された複数の第１段ブロッ
クと、各々が前記第１段ブロックに接続してそこから出
力ストリームを、各第２段ブロックが単一データストリ
ームによって第１段ブロックに接続されるように受信し
、従って第２段ブロックはオリジナル入力データストリ
ームのビットを交換して複数のディジタル出力データス
トリームを発生し、その出力データストリームのビット
はなおさらに交換される複数の第２段ブロックと、およ
び第２段ブロックから出力データストリームをインタリ
ーブして前記高速出力データストリームを発生する手段
とを備えている。
１速度で受信し、そして入力データストリームの各々か
ら、所定の長さの多重ビットシーケンスをより高連で単
一データストリームにインタリーブするディジタル通信
装置を備えてかシ、この装置は、各々が複数の入力デー
タストリームを受信し、かつ同じビット伝送速度である
が入データ信号のビットを交換された同数のデータスト
リームを出力するように適応された複数の第１段ブロッ
クと、各々が前記第１段ブロックに接続してそこから出
力ストリームを、各第２段ブロックが単一データストリ
ームによって第１段ブロックに接続されるように受信し
、従って第２段ブロックはオリジナル入力データストリ
ームのビットを交換して複数のディジタル出力データス
トリームを発生し、その出力データストリームのビット
はなおさらに交換される複数の第２段ブロックと、およ
び第２段ブロックから出力データストリームをインタリ
ーブして前記高速出力データストリームを発生する手段
とを備えている。
通常、前記多重ビットシーケンスはバイトになるであろ
う。
う。
二．実施例
この発明がよシ明確に理解されるよう、次にその実施態
様を例として、図面を参照して説明する。
様を例として、図面を参照して説明する。
第１図かよび第２図は２つの周知のピットイ冫タリーブ
方法を示す。
方法を示す。
第１図は４つの入力ストリームエＮ１・・・ＩＮ４を示
しており、その各々は個別双安定回路Ｑ１，Ｑ２， Ｑ
３ ｓｒよびＱ４に伝えられる。双安定回路Ｑ１からＱ
４筐では、クロツク信号Ｃ１によって駆動される４によ
る除算カウンタ１０によってクロツクされる。７リツプ
フロツプＱ４の出力は、これもクロツク信号Ｃ１によっ
てクロツクされる別の７リップ７ロツプＱ５に伝えられ
る。
しており、その各々は個別双安定回路Ｑ１，Ｑ２， Ｑ
３ ｓｒよびＱ４に伝えられる。双安定回路Ｑ１からＱ
４筐では、クロツク信号Ｃ１によって駆動される４によ
る除算カウンタ１０によってクロツクされる。７リツプ
フロツプＱ４の出力は、これもクロツク信号Ｃ１によっ
てクロツクされる別の７リップ７ロツプＱ５に伝えられ
る。
Ｑ５の出力は５組のＮＯＲグー｝ １１，１２．１３の
第１のものに伝えられる。ＮＯＲゲートの各組は、各々
がフリツプフロツプＱ１からＱ４ｔでの１つからの入力
を受信し、そしてそれぞれ、カウンタ１０からの信号Ｃ
Ｃによって、あるいは相補形信号ＣＣによってクロツク
されている１対のゲートから戒る。各対からの出力はそ
の組の第３のＮＯＲゲートに伝えられておシ、第３ Ｎ
Ｏ｝Ｌゲートの出力は、すべてが０１によってクロツク
されているそれぞれの７リップフロツプＱ６， Ｑ７お
よびＱ８に伝えられる。Ｑ８の出力は最終ビットインタ
リーブ信号である。
第１のものに伝えられる。ＮＯＲゲートの各組は、各々
がフリツプフロツプＱ１からＱ４ｔでの１つからの入力
を受信し、そしてそれぞれ、カウンタ１０からの信号Ｃ
Ｃによって、あるいは相補形信号ＣＣによってクロツク
されている１対のゲートから戒る。各対からの出力はそ
の組の第３のＮＯＲゲートに伝えられておシ、第３ Ｎ
Ｏ｝Ｌゲートの出力は、すべてが０１によってクロツク
されているそれぞれの７リップフロツプＱ６， Ｑ７お
よびＱ８に伝えられる。Ｑ８の出力は最終ビットインタ
リーブ信号である。
第２図はピットインタリーブの第２の周知の方法を示す
。理解できるように、第２図の方法は、よシ少ない双安
定回路を利用する第１図のそれに勝る利点があるが、出
力において４入力ゲートを使用するという不利な点もめ
る。Ｎ入力の一般の場合、第２図の計画を正確に実行し
ようとすれば、それはＮの入力ゲートを使用することに
なるが、よシ多くのゲートｋよびよシ多くの双安定回路
を使用することを嶺牲にして、ゲートあたシの入力の数
を低減する変化例が可能である。第１図シよび第２図に
添えられたタイミング図は説明のための公称時間を示す
ものにすぎない。
。理解できるように、第２図の方法は、よシ少ない双安
定回路を利用する第１図のそれに勝る利点があるが、出
力において４入力ゲートを使用するという不利な点もめ
る。Ｎ入力の一般の場合、第２図の計画を正確に実行し
ようとすれば、それはＮの入力ゲートを使用することに
なるが、よシ多くのゲートｋよびよシ多くの双安定回路
を使用することを嶺牲にして、ゲートあたシの入力の数
を低減する変化例が可能である。第１図シよび第２図に
添えられたタイミング図は説明のための公称時間を示す
ものにすぎない。
第３図は、第１図のそれと同様ｉ原理を利用してバイト
インタリーブする周知の方法を示す。
インタリーブする周知の方法を示す。
入力ストリームエＮ１からＩＮ４まではすでにバイト同
期されているものと考えられてカシ、そして第３図から
理解できるように、各単一フリツプフロップＱ１からＱ
４の代わシに１連の８つの同様な７リツプフロツプが設
けられている。さらに、４による除算回路１０は、ＮＯ
Ｒゲートの複数組を制御する８による除算回路２０に接
続している。この８による除算回路２０はまた、バイト
タイミングに同期している。入力エＮ１に関連するフリ
ツプ７ロツプはＱ１〜Ｑ８と称される。すべての場合に
、その方法は４人カチャネルを有する例として示される
。第２図のそれと同様な原理を利用するバイトインタリ
ーブの方法は明らかであるが、ここでは詳細には説明し
ない。
期されているものと考えられてカシ、そして第３図から
理解できるように、各単一フリツプフロップＱ１からＱ
４の代わシに１連の８つの同様な７リツプフロツプが設
けられている。さらに、４による除算回路１０は、ＮＯ
Ｒゲートの複数組を制御する８による除算回路２０に接
続している。この８による除算回路２０はまた、バイト
タイミングに同期している。入力エＮ１に関連するフリ
ツプ７ロツプはＱ１〜Ｑ８と称される。すべての場合に
、その方法は４人カチャネルを有する例として示される
。第２図のそれと同様な原理を利用するバイトインタリ
ーブの方法は明らかであるが、ここでは詳細には説明し
ない。
図の実施態様を実行する論理処理回路を実現することは
、Ｄタイプ双安定回路のセットアップおよび保持時間の
許可を含む、種々の論理素子の時間遅延について正確に
許容することを意味する。特に、前述の全回路を許容す
ることによって、図示されている全素子の許可された遅
延は出力象徴速度、すなわち、最短繰返し期間に関連し
ていることが必要になる。
、Ｄタイプ双安定回路のセットアップおよび保持時間の
許可を含む、種々の論理素子の時間遅延について正確に
許容することを意味する。特に、前述の全回路を許容す
ることによって、図示されている全素子の許可された遅
延は出力象徴速度、すなわち、最短繰返し期間に関連し
ていることが必要になる。
バイトインタリーブの場合、この規準に合うために実行
されねばならない処理の量を低減することができれば、
それは明らかに有利である。
されねばならない処理の量を低減することができれば、
それは明らかに有利である。
第４図はこのことを、第１図あるいは第２図のそれのよ
うな簡単な回路を利用して最後にビットインタリーブさ
れる前に、そのタイミング許容度が入力速度のみに関連
している論理処理を利用して、入力チャネルのビットを
交換することによって達成する方法を示す。バイト記憶
装置における複数段は、名人カチャネルおよび出カチャ
ネルにおけるビットシーケンスを例示するために、逆の
順序に番号を付されている。
うな簡単な回路を利用して最後にビットインタリーブさ
れる前に、そのタイミング許容度が入力速度のみに関連
している論理処理を利用して、入力チャネルのビットを
交換することによって達成する方法を示す。バイト記憶
装置における複数段は、名人カチャネルおよび出カチャ
ネルにおけるビットシーケンスを例示するために、逆の
順序に番号を付されている。
第４図で理解されるように、入力信号ＩＮ１からＩＮ，
ａの各々は８つのＤタイプ双安定回路から成るブロック
に与えられておｂ１これらのブロックはそれぞれ２０，
２１． ２２および２３の番号が付されている。次い
で各ブロックはバイトを格納するが、チャネルＩＮ１か
らロードされた第１ビットはＱ１で示され、ＩＮ１の第
２ビットはＱ２で、以下同様に続く。同様に、ＩＮ２の
第１ビットはＱ９で示される。これらのブロックの各々
は第３図で示されるアレイＱ１からＱ８と同一である。
ａの各々は８つのＤタイプ双安定回路から成るブロック
に与えられておｂ１これらのブロックはそれぞれ２０，
２１． ２２および２３の番号が付されている。次い
で各ブロックはバイトを格納するが、チャネルＩＮ１か
らロードされた第１ビットはＱ１で示され、ＩＮ１の第
２ビットはＱ２で、以下同様に続く。同様に、ＩＮ２の
第１ビットはＱ９で示される。これらのブロックの各々
は第３図で示されるアレイＱ１からＱ８と同一である。
しかし、この実施態様にかいて、ブロック２０から２５
１での内容は４つの補助８Ｄタイプ双安定ブロック２４
， ２５， ２６ ｊｒよび２７に与えられる。ブロッ
ク２５．２６および２７はブロック２４と同一であるの
で、２４のみが詳細に示されている。このオペレーショ
ンの結果は、ブロック２４は８ビットＱ１， Ｑ５，
Ｑ？，Ｑｔ ３， Ｑ１ ７， Ｑ２ １， Ｑ２５訃
よびＱ２９を保持し、そしてブロック２５はビットＱ２
，Ｑ６等々を保持する。４人カチャネルからのビットは
このように交換されている。次いで、４ブロック２４か
ら２７の内容は、第１図あるいは第２図に示されるＮＯ
Ｒゲートのアレイに対応する回路２８によって読出され
、そしてインタリーブされる。
１での内容は４つの補助８Ｄタイプ双安定ブロック２４
， ２５， ２６ ｊｒよび２７に与えられる。ブロッ
ク２５．２６および２７はブロック２４と同一であるの
で、２４のみが詳細に示されている。このオペレーショ
ンの結果は、ブロック２４は８ビットＱ１， Ｑ５，
Ｑ？，Ｑｔ ３， Ｑ１ ７， Ｑ２ １， Ｑ２５訃
よびＱ２９を保持し、そしてブロック２５はビットＱ２
，Ｑ６等々を保持する。４人カチャネルからのビットは
このように交換されている。次いで、４ブロック２４か
ら２７の内容は、第１図あるいは第２図に示されるＮＯ
Ｒゲートのアレイに対応する回路２８によって読出され
、そしてインタリーブされる。
次に第５図では、第４図をより単純化した図が示されて
おシ、第４図のピットイ／タリープ部分、すなわちブロ
ック２８はＩＬとして示され、そして第４図の残シを形
成するビット交換回路はＢＩＣとして示される。
おシ、第４図のピットイ／タリープ部分、すなわちブロ
ック２８はＩＬとして示され、そして第４図の残シを形
成するビット交換回路はＢＩＣとして示される。
第６図において理解できるように、ブロックＢＩＣは連
度Ｘで４データ入力を受信し、そしてこれらをすでに述
べたようにインタリーブする。
度Ｘで４データ入力を受信し、そしてこれらをすでに述
べたようにインタリーブする。
第７図は、ブロックＢＩＣと回路ＩＬのこの基本単位が
多数の入力をバイトインタリーブするために、どのよう
に利用され得るかを示す。
多数の入力をバイトインタリーブするために、どのよう
に利用され得るかを示す。
第７図は、そのバイト／フレーム位相がすでに整列され
ている、各々ビット伝送速度Ｘの１６入力を示す。第７
図には、各々がビット伝送速ｊ［ｘで４入力を受信する
４つの１次ブロックＢＩＣ１および、各々が１次ブロッ
クＢＩＣ１０１つからの入力を受信する同数の２次ブロ
ックＢＩＣ２がある。理解できるように、各１次ブロッ
クＢＩＣ１の４つのビット交換出力はファンアウトされ
るので、１出力はブロックＢＩＣ２の第２組の各々に進
む。これらの後者ブロックは第１組のブロックＢＩＣ１
と機能的に同一であるので、入力ストリームはなおさら
に交換される。
ている、各々ビット伝送速度Ｘの１６入力を示す。第７
図には、各々がビット伝送速ｊ［ｘで４入力を受信する
４つの１次ブロックＢＩＣ１および、各々が１次ブロッ
クＢＩＣ１０１つからの入力を受信する同数の２次ブロ
ックＢＩＣ２がある。理解できるように、各１次ブロッ
クＢＩＣ１の４つのビット交換出力はファンアウトされ
るので、１出力はブロックＢＩＣ２の第２組の各々に進
む。これらの後者ブロックは第１組のブロックＢＩＣ１
と機能的に同一であるので、入力ストリームはなおさら
に交換される。
２次ブロックＢＩＣ２の各々の４つの出力は、第１段の
４つの工Ｌ１回路の１部を形成する個々の回路ＩＬ１に
供給され、そこでは交換ビットはオリジナルバイト配置
を部分的に再生するようにインタリーブされる。各第１
段工Ｌ１回路は４ｘのビット伝送速度でデータストリー
ムを出力し、そしてそのように発生された４データスト
リームは最終のＩＬ２回路に供給されるが、とのＩＬ２
回路はインタリーブを完了させて、バイトインタリーブ
された１６の入力ストリームから或る出力信号をビット
伝送速度１６Ｘで発生する。
４つの工Ｌ１回路の１部を形成する個々の回路ＩＬ１に
供給され、そこでは交換ビットはオリジナルバイト配置
を部分的に再生するようにインタリーブされる。各第１
段工Ｌ１回路は４ｘのビット伝送速度でデータストリー
ムを出力し、そしてそのように発生された４データスト
リームは最終のＩＬ２回路に供給されるが、とのＩＬ２
回路はインタリーブを完了させて、バイトインタリーブ
された１６の入力ストリームから或る出力信号をビット
伝送速度１６Ｘで発生する。
第８図は、信号が１次および２次ブロックＢＩＣを通過
する際のビット交換パターンを示す。
する際のビット交換パターンを示す。
第８図から、ＢＩＣブロック１００は１０１にかいて、
入力ＩＮ１の第１ビットと第５ビット、入力ＩＮ２の第
１ビットと第５ビット、以下同様、から成るデータスト
リームを出力することが理解される。
入力ＩＮ１の第１ビットと第５ビット、入力ＩＮ２の第
１ビットと第５ビット、以下同様、から成るデータスト
リームを出力することが理解される。
第２段では、Ｂ工Ｃブロック１０２は１０３において、
出力１０１からのデータストリームの第１ビットと第５
ビット、第１段ブロック１０５の出力１０４の第１ビッ
トと第５ビット、以下同橡、を出力する。
出力１０１からのデータストリームの第１ビットと第５
ビット、第１段ブロック１０５の出力１０４の第１ビッ
トと第５ビット、以下同橡、を出力する。
実際には、ブロック１０２の出力は入力ストリームエＮ
１からＩＮ１６の全部からのビットを含んでいる。ＢＩ
Ｃ １ ０２の４出力はＩＬ回路１１０に供給され、そ
こにおいて単一出力ストリーム１，５，９．１５等にイ
ンターブされる。この出力ストリームは他の３出力スト
リームと共に、１１１の番号を付された最終出力ブロッ
クＩＬに供給され、そこでは４ストリームがインタリー
ブされて最終バイトインタリーブ出力信号を発生する。
１からＩＮ１６の全部からのビットを含んでいる。ＢＩ
Ｃ １ ０２の４出力はＩＬ回路１１０に供給され、そ
こにおいて単一出力ストリーム１，５，９．１５等にイ
ンターブされる。この出力ストリームは他の３出力スト
リームと共に、１１１の番号を付された最終出力ブロッ
クＩＬに供給され、そこでは４ストリームがインタリー
ブされて最終バイトインタリーブ出力信号を発生する。
ボックス１２０， １２１， １２３および１２４は第
２段ＩＬブロックの各々によって出力された第１の４ビ
ットを示す。理解できるように第２段ＩＬ回路から出力
された第１の４並列ビットは工Ｎ１の最初の４ビットか
ら成り、そして第２の４並列ビットはＩＮ１の次の４ビ
ットから成る。
２段ＩＬブロックの各々によって出力された第１の４ビ
ットを示す。理解できるように第２段ＩＬ回路から出力
された第１の４並列ビットは工Ｎ１の最初の４ビットか
ら成り、そして第２の４並列ビットはＩＮ１の次の４ビ
ットから成る。
前述のように、最終ＩＬ回路１１１の出力は、バイトイ
ンタリーブされた１６入力データストリームＩＮ１・・
・ＩＮ１６から成る。
ンタリーブされた１６入力データストリームＩＮ１・・
・ＩＮ１６から成る。
第７図および第８図の実施態様は、１６入力データスト
リームが、速度Ｘでインタリーブされて、連度１６Ｘで
単一出力データストリームを形或する例を示す。しかし
、提案された配置がよシ多数の入力ストリームを処理す
るよう拡張され得ることは明らかであろう。
リームが、速度Ｘでインタリーブされて、連度１６Ｘで
単一出力データストリームを形或する例を示す。しかし
、提案された配置がよシ多数の入力ストリームを処理す
るよう拡張され得ることは明らかであろう。
第９図は、そのような拡張の背後にある基本概念の略図
である。従って、ｎ入力ストリームを速度ｎｘの単一出
力ストリームにバイトインタリーブしようとする場合に
は、最終ＩＬ段の前に、ｎの平方根段のブロックＢＩＣ
が必要である。
である。従って、ｎ入力ストリームを速度ｎｘの単一出
力ストリームにバイトインタリーブしようとする場合に
は、最終ＩＬ段の前に、ｎの平方根段のブロックＢＩＣ
が必要である。
これ筐でに述べた実施態様では、各ブロックＢＩＣは４
入力ストリームを処理する。回路ＩＬの第１段５０では
、すべての４人カス｝ ＩＪ−ムに対して１つのＩＬ回
路がある。第２段５１では、各１段ＩＬの出力は第２段
ＩＬの１入力に与えられるので、４つの第１段ＩＬ全部
に対して１つの第２段ＩＬがある。複数段に訃ける回路
の比率は、各ＢＩＣによって処理される入力の数に依存
することＦｉ明らかでめる。各ＢＩＣブロックおよびＩ
Ｌ段は４入力および４出力に連結される必要のないこと
が理解されるであろう。
入力ストリームを処理する。回路ＩＬの第１段５０では
、すべての４人カス｝ ＩＪ−ムに対して１つのＩＬ回
路がある。第２段５１では、各１段ＩＬの出力は第２段
ＩＬの１入力に与えられるので、４つの第１段ＩＬ全部
に対して１つの第２段ＩＬがある。複数段に訃ける回路
の比率は、各ＢＩＣによって処理される入力の数に依存
することＦｉ明らかでめる。各ＢＩＣブロックおよびＩ
Ｌ段は４入力および４出力に連結される必要のないこと
が理解されるであろう。
第９図では、種々のブロックＢＩＣ間の接続は示されて
いないが、それはブロックの数が増加すると、物理的に
複雑になるからである。しかし、３２入力装置に対する
配置は、第７図に示されるように、図示されるとしたら
ＢＩＣ３，ＢＩＣ４の番号を付されるであろう８ブロッ
クからなる２つの同様な組に相互接続された、８ブロッ
クＢＩＣ１， ＢＩＣ２０２組と考えることができる。
いないが、それはブロックの数が増加すると、物理的に
複雑になるからである。しかし、３２入力装置に対する
配置は、第７図に示されるように、図示されるとしたら
ＢＩＣ３，ＢＩＣ４の番号を付されるであろう８ブロッ
クからなる２つの同様な組に相互接続された、８ブロッ
クＢＩＣ１， ＢＩＣ２０２組と考えることができる。
しかし、ＢＩＣ２の第１ブロックの第１の出力（第１は
垂直ローの一番上である）はブロックＢＩＣ５に真向か
いに伝えられ、その第２の出力はＢＩＣｇの第３のブロ
ックに、その第３の出力はＢＩＣの第５ブロックに、そ
してその第４の出力は第７のブロックに伝えられるであ
ろう。
垂直ローの一番上である）はブロックＢＩＣ５に真向か
いに伝えられ、その第２の出力はＢＩＣｇの第３のブロ
ックに、その第３の出力はＢＩＣの第５ブロックに、そ
してその第４の出力は第７のブロックに伝えられるであ
ろう。
同様に、ＢＩＣ２０次のローの第２ブロックはその第１
出力をＢＩＣ３の第２ブロックに、第２出力を第４のＢ
ＩＣ３ブロックに、以下同様に伝えて、最後に全ブロッ
クが相互接続される。重要な要因は、オリジナル人デー
タストリームがそのビットを、Ｎ入力ストリ一ムをイン
タリーブしようとする場合に、ＩＬ回路に与えることに
なっているビット交換ストリームの第１は１，Ｎ＋１．
２Ｎ＋１・・・・・・７Ｎ＋１の形に、そしてその第２
は２， Ｎ＋２． ２Ｎ＋２・・曲等の形に、そして以
下同様になるような方法で交換されることである。
出力をＢＩＣ３の第２ブロックに、第２出力を第４のＢ
ＩＣ３ブロックに、以下同様に伝えて、最後に全ブロッ
クが相互接続される。重要な要因は、オリジナル人デー
タストリームがそのビットを、Ｎ入力ストリ一ムをイン
タリーブしようとする場合に、ＩＬ回路に与えることに
なっているビット交換ストリームの第１は１，Ｎ＋１．
２Ｎ＋１・・・・・・７Ｎ＋１の形に、そしてその第２
は２， Ｎ＋２． ２Ｎ＋２・・曲等の形に、そして以
下同様になるような方法で交換されることである。
これは、次にＩＬ回路が簡単な方法で交換信号をインタ
リーブして、所望のバイトインタリーブ出力に到達でき
るということを意味する。
リーブして、所望のバイトインタリーブ出力に到達でき
るということを意味する。
第１図および第２図は２つの周知のビットインタリーブ
方法を示すブロック図、 第３図は周知のバイトインクリープ方法のブロック図、 第４図はバイトインタリーブ装置の周知の１実施態機の
ブロック図、 第５図は第４図の実施態様の簡略図、 第６図は第５図に関連したタイミング図、第７図は本発
明によるピットインタリーブ装置のブロック図、 第８図は第７図の実施態様の動昨を示しておシ、そして 第９図は第８図の実施態様がいかに拡張され得るかを示
す図である。 図中、２０， ２１， ２２． ２３は８Ｄタイプ双安
定装置、２４，２５，２６．２７は補助８Ｄタイプ双安
定装置、２８はインタリーブ回路をそれぞれ示す。
方法を示すブロック図、 第３図は周知のバイトインクリープ方法のブロック図、 第４図はバイトインタリーブ装置の周知の１実施態機の
ブロック図、 第５図は第４図の実施態様の簡略図、 第６図は第５図に関連したタイミング図、第７図は本発
明によるピットインタリーブ装置のブロック図、 第８図は第７図の実施態様の動昨を示しておシ、そして 第９図は第８図の実施態様がいかに拡張され得るかを示
す図である。 図中、２０， ２１， ２２． ２３は８Ｄタイプ双安
定装置、２４，２５，２６．２７は補助８Ｄタイプ双安
定装置、２８はインタリーブ回路をそれぞれ示す。
Claims (10)
- （１）複数の並列ディジタル入力信号（ＩＮ＿１・・・
ＩＮ＿１＿６）の全部を１速度で受信し、かつ入力デー
タストリームの各々から所定の長さの多重ビットシーケ
ンスをより高速で単一データストリームにインタリーブ
するディジタル通信装置であつて、この装置は各々が複
数の入力データストリームを受信し、かつ同数のデータ
ストリームを同じビット伝送速度であるが入データ信号
のビットを交換されて出力するよう適応された複数の第
１段ブロック（ＢＩＣ＿１）を備えており、そしてそれ
はなお、各々が前記第１段ブロック（ＢＩＣ＿１）に接
続してそこから、各第２段ブロックが単一データストリ
ームによつて第１段ブロックに接続されるように出力ス
トリームを受信し、従つて第２段ブロック（ＢＩＣ＿２
）は複数のディジタルデータストリームを発生し、その
出力データストリームのビットはなおさらに変換される
複数の第２段ブロック（ＢＩＣ＿２）と、第２段ブロッ
ク（ＢＩＣ＿２）からの出力データストリームをインタ
リーブして前記高速出力データストリームを発生する手
段（ＩＬ）とを備えていることを特徴とする前記ディジ
タル通信装置。 - （２）請求項（１）記載の装置であつてなお、各第１段
ブロック（ＢＩＣ＿１）は各々が入力データ信号（ＩＮ
＿１・・・ＩＮ＿４）に接続し、そしてその信号の連続
するビットを順次格納する作用をする複数の第１記憶手
段（２０・・・２３）と、前記記憶手段（２０・・・２
３）に格納されたビットシーケンスの各々を複数の第２
記憶手段（２４・・・２７）に並列で読み込むので前記
格納されたシーケンスのビットは交換される手段と、お
よび前記第２記憶手段の内容を直列で読出してそのブロ
ックからビット交換出力信号を発生する手段（２８）と
を備えていることを特徴とする前記ディジタル通信装置
。 - （３）請求項（２）記載の装置であつてなお、各第１と
第２の記憶手段（２０・・・２７）は直列接続した双安
定装置を備えており、各段における直列接続双安定装置
の数は前記多重ビットシーケンスにおけるビットの数に
等しいことを特徴とする前記ディジタル通信装置。 - （４）請求項（３）記載の装置であつてなお、記憶手段
（２４・・・２７）の前記第２アレイの各々は第１組の
ゲートによつてその関連する第１アレイ（２０・・・２
３）に接続しており、前記第１組のゲートの各々はその
出力が第３ＮＯＲゲートに伝えられている１対のＮＯＲ
ゲートから成り、第３ゲートの出力は前記第２アレイに
おいて次に続く双安定装置の入力に後続していることを
特徴とする前記ディジタル通信装置。 - （５）請求項（４）記載の装置であつてなお、各ゲート
組のＮＯＲゲートの１対はそれぞれの入力において前記
第１アレイの記憶手段の別々のものにおける双安定装置
からの出力および、前記第２アレイにおけるすぐ前の双
安定装置からの出力およびタイミング信号を受信し、そ
して１対のＮＯＲゲートの１つの１入力において受信し
たこのタイミング信号（ＣＣ）はその対のもう１つのＮ
ＯＲゲートによつて受信したタイミング信号の逆である
ことを特徴とする前記ディジタル通信装置。 - （６）請求項（５）記載の装置であつてなお、各ブロッ
ク（ＢＩＣ＿１、ＢＩＣ＿２）は、各々が個別入力デー
タ信号に関連する４つの第１記憶手段と、第１記憶手段
に接続した４つの第２記憶手段とを有し、各ブロックは
、そのブロックによつて出力される４つのデータストリ
ームの各々が入力データ信号の各々からのビットを含む
ように、４つの入力データ信号のビットを変換する作用
をすることを特徴とする前記ディジタル通信装置。 - （７）請求項（６）記載の装置であつてなお、信号ブロ
ックによつて出力されるビット交換データ信号をインタ
リーブする手段（ＩＬ）は、直列で接続されかつデータ
信号の数と等しい数の複数の双安定装置と、データ信号
の基本ビット伝送速度をデータ信号の数で除算する手段
と、および前記ビットインタリーブデータ信号の各々に
接続しかつ前記除算手段によつて作動されるゲート組と
を備えていることを特徴とする前記ディジタル通信装置
。 - （８）請求項（７）記載の装置であつてなお、各ゲート
組は３つのゲートから成り、各組の２つのゲートは別々
のインタリーブビットストリームに接続し、そしてその
出力を直列接続双安定装置の１つの入力に接続させてい
ることを特徴とする前記ディジタル通信装置。 - （９）請求項（６）記載の装置であつてなお、単一ブロ
ックによつて出力されたビット交換データ信号をインタ
リーブする手段は、データ信号の基本ビット伝送速度を
データ信号数で除算する手段と、各ビットインタリーブ
データ信号に接続し、かつ前記除算手段によつて制御さ
れるゲート手段と、および前記ゲート手段の全部の出力
が接続している単一ゲートとを備えていることを特徴と
する前記ディジタル通信装置。 - （１０）前述の請求項のいずれか１項記載の装置であつ
てなお、これらは信号をビット交換する３段以上の前記
ブロック（ＢＩＣ）であり、前記第３段およびどの連続
段でも前記第１段（ＢＩＣ＿１）と同数のブロックを含
んでいることを特徴とする前記ディジタル通信装置。
Applications Claiming Priority (2)
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|---|---|---|---|
| GB898905533A GB8905533D0 (en) | 1989-03-10 | 1989-03-10 | Pcm communication system |
| GB8905533.9 | 1989-03-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0327635A true JPH0327635A (ja) | 1991-02-06 |
| JP3010448B2 JP3010448B2 (ja) | 2000-02-21 |
Family
ID=10653099
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2055205A Expired - Lifetime JP3010448B2 (ja) | 1989-03-10 | 1990-03-08 | デイジタル通信装置 |
Country Status (14)
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| JP (1) | JP3010448B2 (ja) |
| CN (1) | CN1023856C (ja) |
| AT (1) | ATE117479T1 (ja) |
| AU (1) | AU616342B2 (ja) |
| CA (1) | CA2011284A1 (ja) |
| DE (1) | DE69016063T2 (ja) |
| DK (1) | DK0386908T3 (ja) |
| ES (1) | ES2066121T3 (ja) |
| FI (1) | FI98581C (ja) |
| GB (2) | GB8905533D0 (ja) |
| GR (1) | GR3015792T3 (ja) |
| PT (1) | PT93399B (ja) |
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| GB8814584D0 (en) * | 1988-06-20 | 1988-07-27 | Plessey Telecomm | Pcm communication system |
| JPH036156A (ja) * | 1989-06-01 | 1991-01-11 | Mitsubishi Electric Corp | データ伝送路障害検知回路 |
| JPH04100429A (ja) * | 1990-08-20 | 1992-04-02 | Toshiba Corp | 時分割多重化装置 |
| US5555267A (en) * | 1993-07-30 | 1996-09-10 | Burke, Jr.; George E. | Feedforward control system, method and control module |
| GB2284967A (en) * | 1993-12-10 | 1995-06-21 | Marconi Gec Ltd | Multiplexers and demultiplexers |
| US6618395B1 (en) * | 1999-05-27 | 2003-09-09 | 3Com Corporation | Physical coding sub-layer for transmission of data over multi-channel media |
| US6990825B2 (en) * | 2000-07-07 | 2006-01-31 | Danfoss A/S | Ventilating device and a building comprising such a ventilating device |
| US6959019B2 (en) * | 2001-02-22 | 2005-10-25 | Nortel Networks Limited | Aharmonic interleaving of forward error corrected (FEC) signals |
| US6795003B2 (en) * | 2003-01-30 | 2004-09-21 | Broadcom Corporation | Hardware-efficient implementation of dynamic element matching in sigma-delta DAC's |
| US6762702B2 (en) * | 2002-01-24 | 2004-07-13 | Broadcom Corporation | Shuffler apparatus and related dynamic element matching technique for linearization of unit-element digital-to-analog converters |
| US8127049B1 (en) * | 2008-03-12 | 2012-02-28 | Matrox Graphics Inc. | Input/output pin allocation for data streams of variable widths |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3995119A (en) * | 1975-05-30 | 1976-11-30 | Gte Automatic Electric Laboratories Incorporated | Digital time-division multiplexing system |
| IT1143268B (it) * | 1981-01-15 | 1986-10-22 | Cselt Centro Studi Lab Telecom | Struttura modulare di rete di commutazione pcm a controllo e diagnostica distribuite |
| US4644535A (en) * | 1984-04-26 | 1987-02-17 | Data General Corp. | PCM channel multiplexer/demultiplexer |
| NL8501737A (nl) * | 1985-06-17 | 1987-01-16 | At & T & Philips Telecomm | Hogere orde digitaal transmissiesysteem voorzien van een multiplexer en een demultiplexer. |
| US4716561A (en) * | 1985-08-26 | 1987-12-29 | American Telephone And Telegraph Company, At&T Bell Laboratories | Digital transmission including add/drop module |
| US4914655A (en) * | 1986-06-20 | 1990-04-03 | American Telephone And Telegraph Company | Multiplexing arrangement for a digital transmission system |
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| GB8814584D0 (en) * | 1988-06-20 | 1988-07-27 | Plessey Telecomm | Pcm communication system |
| US4924464A (en) * | 1989-03-13 | 1990-05-08 | American Telephone And Telegraph Company | Technique for converting either way between a plurality of N synchronized serial bit streams and a parallel TDM format |
-
1989
- 1989-03-10 GB GB898905533A patent/GB8905533D0/en active Pending
-
1990
- 1990-02-23 EP EP90301961A patent/EP0386908B1/en not_active Expired - Lifetime
- 1990-02-23 DE DE69016063T patent/DE69016063T2/de not_active Expired - Lifetime
- 1990-02-23 ES ES90301961T patent/ES2066121T3/es not_active Expired - Lifetime
- 1990-02-23 AT AT90301961T patent/ATE117479T1/de active
- 1990-02-23 DK DK90301961.0T patent/DK0386908T3/da active
- 1990-02-23 GB GB9004166A patent/GB2229610B/en not_active Expired - Lifetime
- 1990-02-26 US US07/485,995 patent/US5056087A/en not_active Expired - Lifetime
- 1990-03-01 CA CA002011284A patent/CA2011284A1/en not_active Abandoned
- 1990-03-02 AU AU50658/90A patent/AU616342B2/en not_active Ceased
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