JPS63236432A - Ｂｓｉ化ビツトインタリ−ブ多重方式 - Google Patents
Ｂｓｉ化ビツトインタリ−ブ多重方式Info
- Publication number
- JPS63236432A JPS63236432A JP62071150A JP7115087A JPS63236432A JP S63236432 A JPS63236432 A JP S63236432A JP 62071150 A JP62071150 A JP 62071150A JP 7115087 A JP7115087 A JP 7115087A JP S63236432 A JPS63236432 A JP S63236432A
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- JP
- Japan
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- bsi
- bit
- signal
- multiplexing
- channel
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/04—Distributors combined with modulators or demodulators
- H04J3/047—Distributors with transistors or integrated circuits
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0079—Receiver details
- H04L7/0083—Receiver details taking measures against momentary loss of synchronisation, e.g. inhibiting the synchronisation, using idle words or using redundant clocks
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ＰＣＭ信号の時分割多重化において、従来各ＰＣＭハイ
アラキの伝送速度毎に必要であった伝送路符号のＢＳＩ
（ビット・シーケンス・インディベンゾンシイ）化
のための処理（速度変換、ＢＳＩ符号の挿入・除去等）
を止め、基本信号速度のＰＣＭ信号のみを一定ブロック
単位でＢＳＩ化するようにし、この信号を多重化される
入力チャネル番号に応じてＢＳＩ化ビット位置をシフト
し、ビット単位で多重化する事により、多重化後の高速
ＰＣＭ信号は回答処理する事態＜ＢＳＩ化を実現でき、
伝送装置の簡単化、及びインタフェース速度の明確化を
可能にすることが開示されている。
アラキの伝送速度毎に必要であった伝送路符号のＢＳＩ
（ビット・シーケンス・インディベンゾンシイ）化
のための処理（速度変換、ＢＳＩ符号の挿入・除去等）
を止め、基本信号速度のＰＣＭ信号のみを一定ブロック
単位でＢＳＩ化するようにし、この信号を多重化される
入力チャネル番号に応じてＢＳＩ化ビット位置をシフト
し、ビット単位で多重化する事により、多重化後の高速
ＰＣＭ信号は回答処理する事態＜ＢＳＩ化を実現でき、
伝送装置の簡単化、及びインタフェース速度の明確化を
可能にすることが開示されている。
本発明はＰＣＭ信号のＢＳＩ化ビラビットインタリーブ
多重方式する。
多重方式する。
光ファイバ等を用いるディジタル伝送方式では、情報信
号に依存する事なく確実にその信号を伝送出来る事が要
求される。即ち例えば情報信号の“０”や“１”連続に
対しても安定なタイミング抽出が出来、符号誤りを発生
しない事（Ｃ１ｅａｒＣｈａｎｎｅｌ Ｃａｐａｂｉｌ
ｉｔｙ）が要求される。この為、伝送路符号のＢＳＩ化
は必要不可欠なものである。
号に依存する事なく確実にその信号を伝送出来る事が要
求される。即ち例えば情報信号の“０”や“１”連続に
対しても安定なタイミング抽出が出来、符号誤りを発生
しない事（Ｃ１ｅａｒＣｈａｎｎｅｌ Ｃａｐａｂｉｌ
ｉｔｙ）が要求される。この為、伝送路符号のＢＳＩ化
は必要不可欠なものである。
又、時分割多重方式においては、多重化回路にフレーム
同期信号等の制御信号を多重化毎に挿入する事なしで（
多重化後の本質的な速度上昇がない事）多重化伝送可能
な方式の検討が成され、それを実現する為、基本信号速
度となる伝送速度のＰＣＭ信号に、予めフレーム同期信
号、多重化チャネル番号等、多重化に必要な制御信号を
付加したフレーム構成を適用し、多重化後の信号速度を
基本ＰＣＭ信号速度の整数倍にしている（同期多重化方
式）場合がある。しかし、この同期多重化技術は多重化
方式の事を意識し考案されたものであり、必ずしも伝送
方式に満足のいくものではない。
同期信号等の制御信号を多重化毎に挿入する事なしで（
多重化後の本質的な速度上昇がない事）多重化伝送可能
な方式の検討が成され、それを実現する為、基本信号速
度となる伝送速度のＰＣＭ信号に、予めフレーム同期信
号、多重化チャネル番号等、多重化に必要な制御信号を
付加したフレーム構成を適用し、多重化後の信号速度を
基本ＰＣＭ信号速度の整数倍にしている（同期多重化方
式）場合がある。しかし、この同期多重化技術は多重化
方式の事を意識し考案されたものであり、必ずしも伝送
方式に満足のいくものではない。
すなわち、伝送路符号のＢＳＩ化については考慮されて
いない。この為、上記同期多重化方式に伝送方式上必要
なりＳＩ化を考慮した構成が必要とされる。
いない。この為、上記同期多重化方式に伝送方式上必要
なりＳＩ化を考慮した構成が必要とされる。
従来、ディジタル伝送符号のＢＳＩ化は伝送端局装置内
で行われており、時分割多重化等は多重化製胃内で行わ
れている場合が多く、そのインタフェース速度としてＰ
ＣＭハイアラキに沿った信号速度が用いられていた。こ
の為、多重化された信号を受取る伝送端局装置で当該入
力ＰＣＭ信号を速度変換して、例えば８ＢＩＣ（１ブロ
ツクは９ＢＩＴ）や５８６Ｂ（１ブロツクは６ＢＩＴ）
等のＢＳＩ化処理を行い伝送路に送出していた。又、受
信側では該ＢＳＩ化の逆処理、速度変換後、復調後の信
号が多重変換装置に送出されるようにされていた。この
ようにＢＳＩ化は伝送端局装置内に閉した形態を採って
来た。
で行われており、時分割多重化等は多重化製胃内で行わ
れている場合が多く、そのインタフェース速度としてＰ
ＣＭハイアラキに沿った信号速度が用いられていた。こ
の為、多重化された信号を受取る伝送端局装置で当該入
力ＰＣＭ信号を速度変換して、例えば８ＢＩＣ（１ブロ
ツクは９ＢＩＴ）や５８６Ｂ（１ブロツクは６ＢＩＴ）
等のＢＳＩ化処理を行い伝送路に送出していた。又、受
信側では該ＢＳＩ化の逆処理、速度変換後、復調後の信
号が多重変換装置に送出されるようにされていた。この
ようにＢＳＩ化は伝送端局装置内に閉した形態を採って
来た。
第３図は従来の構成を示す。図中の符号１は多重変換装
置、２は伝送端局装置を表している。多重変換装置１は
、入力されるｎチャネル分の信号ＣＨＩ 〜ＣＨ７ｔを
多重化し、（ｎｘｆｏ＋ａ）ｂｐｓの信号として、伝送
端局装置２に供給すると共に、当該信号に対応した（ｎ
ｘｆｏ＋ａ）Ｈｚのブロックを供給する。伝送端局装置
２においては、多重化信号をＳ／Ｐ変換してバッファリ
ングしその上でＰ／Ｓ変換して出力するまでの間に、Ｐ
ＬＬ回路をもつ速度変換回路２ａを用いて、１ブロツク
８ビツトを１ブロツク９ビツトとしてＢＳＩビットを挿
入するようにする。この９ビツトに変換する６４Ｍが第
４図に示されている。すなわち、多重化信号を８ビツト
ずつ区切り、例えば第８ビツト＃８を反転して■１とし
、付加することを各ブロック毎に行い、多重化伝送信号
として送信する。
置、２は伝送端局装置を表している。多重変換装置１は
、入力されるｎチャネル分の信号ＣＨＩ 〜ＣＨ７ｔを
多重化し、（ｎｘｆｏ＋ａ）ｂｐｓの信号として、伝送
端局装置２に供給すると共に、当該信号に対応した（ｎ
ｘｆｏ＋ａ）Ｈｚのブロックを供給する。伝送端局装置
２においては、多重化信号をＳ／Ｐ変換してバッファリ
ングしその上でＰ／Ｓ変換して出力するまでの間に、Ｐ
ＬＬ回路をもつ速度変換回路２ａを用いて、１ブロツク
８ビツトを１ブロツク９ビツトとしてＢＳＩビットを挿
入するようにする。この９ビツトに変換する６４Ｍが第
４図に示されている。すなわち、多重化信号を８ビツト
ずつ区切り、例えば第８ビツト＃８を反転して■１とし
、付加することを各ブロック毎に行い、多重化伝送信号
として送信する。
上記第３図図示の構成を用いた場合には、ＢＳＩ化のた
めに伝送信号の速度が早くなるので同期多重化方式を適
用した場合の多重化後の伝送速度が基本ＰＣＭ信号速度
の整数倍に等しいという利点から生じるインタフェース
速度の簡潔化や多重化装置の簡単化等が伝送装置内では
全く活がされない。
めに伝送信号の速度が早くなるので同期多重化方式を適
用した場合の多重化後の伝送速度が基本ＰＣＭ信号速度
の整数倍に等しいという利点から生じるインタフェース
速度の簡潔化や多重化装置の簡単化等が伝送装置内では
全く活がされない。
従来のディジタル多重伝送方式では、多重化方式と伝送
方式（ＢＳＩ化等）が独立に考えられていた為、多重化
方式に適するフレーム構成（基本ＰＣＭ信号速度におい
て、情報信号に予め、フレーム同期信号、多重化チャネ
ル番号等の制御信号を付加したフレーム構成を採ってお
き、これを多重化時に使用する事により多重化・多重化
分離を可能とする）を適用したとしても、伝送端局装置
では、これらを単に情報信号としてＬＥＡするのみで、
伝送方式上必要なりＳＩ化処理（速度変換、ＢＳＩ化ビ
ットの挿入・除去）を伝送端局装置毎に行っており、伝
送速度の統一性（例えば基本ＰＣＭ信号速度の整数倍）
が得られてなく、また回路規模も増大していた。
方式（ＢＳＩ化等）が独立に考えられていた為、多重化
方式に適するフレーム構成（基本ＰＣＭ信号速度におい
て、情報信号に予め、フレーム同期信号、多重化チャネ
ル番号等の制御信号を付加したフレーム構成を採ってお
き、これを多重化時に使用する事により多重化・多重化
分離を可能とする）を適用したとしても、伝送端局装置
では、これらを単に情報信号としてＬＥＡするのみで、
伝送方式上必要なりＳＩ化処理（速度変換、ＢＳＩ化ビ
ットの挿入・除去）を伝送端局装置毎に行っており、伝
送速度の統一性（例えば基本ＰＣＭ信号速度の整数倍）
が得られてなく、また回路規模も増大していた。
本発明は、ディジタル多重方式において、伝送路符号の
ビットインタリーブを考慮し、基本信号速度のＰＣＭ信
号に一定のブロック単位でＢＳＩ化ビットを挿入し、該
ＢＳＩ化ビラビット位置重化される入力チャネル番号に
応じてシフトし、即ちＢＳＩビットと情報信号との位置
関係は任意としている（フローティングしている）ビッ
ト単位で多重化する事により多重化後の高速ＰＣＭ信号
においてもＢＳＩ条件を満足するようにしている。
ビットインタリーブを考慮し、基本信号速度のＰＣＭ信
号に一定のブロック単位でＢＳＩ化ビットを挿入し、該
ＢＳＩ化ビラビット位置重化される入力チャネル番号に
応じてシフトし、即ちＢＳＩビットと情報信号との位置
関係は任意としている（フローティングしている）ビッ
ト単位で多重化する事により多重化後の高速ＰＣＭ信号
においてもＢＳＩ条件を満足するようにしている。
第１図は本発明の原理説明図を示す。多重化前のチャネ
ルＣＨＩないしＣＨｍの夫々について、図示の如く、例
えば１ブロツク毎にＢＳＩビットを付加し、このように
ＢＳＩビットの付加された各チャネルＣＨＩないしＣＨ
ｍを、ビットインタリーブによって多重化する。上記各
チャネルにＢＳ１ビットを付加するに当っては、例えば
チャネルＣＨＩに対しＢＳ１ビットが付加されている位
置からみて、チャネルＣＨ２にはにビットずらした位置
にＢＳ［ビットを付加し、・・・・・・チャネルＣ）（
ｍにはｍＸｋビットずらした位置にＢＳＩビットを付加
するようにしている。このとき、チャネルＣＨＩの１ブ
ロツクに対して、チャネルＣＨ２の１ブロック全体をに
ビットずらすようにしてもよいが、インフォーメーショ
ン・ペイロード（ＩＰ）もにビット遅延させられること
となることから、チャネルＣＨ２について言えば、イン
フォーメーション・ペイロード（Ｉ Ｐ）については遅
延させることなく、チャネルＣＨ２におけるＢＳＩビッ
トのみをにビット遅延させるようにしている。
ルＣＨＩないしＣＨｍの夫々について、図示の如く、例
えば１ブロツク毎にＢＳＩビットを付加し、このように
ＢＳＩビットの付加された各チャネルＣＨＩないしＣＨ
ｍを、ビットインタリーブによって多重化する。上記各
チャネルにＢＳ１ビットを付加するに当っては、例えば
チャネルＣＨＩに対しＢＳ１ビットが付加されている位
置からみて、チャネルＣＨ２にはにビットずらした位置
にＢＳ［ビットを付加し、・・・・・・チャネルＣ）（
ｍにはｍＸｋビットずらした位置にＢＳＩビットを付加
するようにしている。このとき、チャネルＣＨＩの１ブ
ロツクに対して、チャネルＣＨ２の１ブロック全体をに
ビットずらすようにしてもよいが、インフォーメーショ
ン・ペイロード（ＩＰ）もにビット遅延させられること
となることから、チャネルＣＨ２について言えば、イン
フォーメーション・ペイロード（Ｉ Ｐ）については遅
延させることなく、チャネルＣＨ２におけるＢＳＩビッ
トのみをにビット遅延させるようにしている。
勿論、各チャネル相互間でブロックの位相が揃っている
必要はない。ただ第１図図示の場合には、ＢＳ１ビット
の挿入位置がチャネル番号とシフト・ビット数にとで決
まるようにしている。
必要はない。ただ第１図図示の場合には、ＢＳ１ビット
の挿入位置がチャネル番号とシフト・ビット数にとで決
まるようにしている。
そしてＢＳＩ化ビットとして差動８ＢＩＭを用いるので
、図示の如く、９ビツト目に相当する位置にマークＭを
つけておき、マークＭが見出された際に＃８′ビットを
反転した＃８′を用いるようにしている。
、図示の如く、９ビツト目に相当する位置にマークＭを
つけておき、マークＭが見出された際に＃８′ビットを
反転した＃８′を用いるようにしている。
基本ＰＣＭ信号のフレーム構成上でＢＳＩ化を図り、こ
のＢＳＩ化基本信号の多重化に当たって、該ＢＳＩ化ビ
ラビット位置重化チャネル番号に応じてシフトするよう
にしている。このため多重化後の高速ＰＣＭ信号に同等
処理する事なくＢＳＩ化が可能であり、伝送装置の簡単
化、小型化が図れるだけで無（、同期多重化方式の特徴
も同時に満たすことが出来る。そしてそのため、伝送交
換網のクロックの簡潔化、多重化回路のモデュラー構成
がとれる為、低価格化も同時に可能となる。
のＢＳＩ化基本信号の多重化に当たって、該ＢＳＩ化ビ
ラビット位置重化チャネル番号に応じてシフトするよう
にしている。このため多重化後の高速ＰＣＭ信号に同等
処理する事なくＢＳＩ化が可能であり、伝送装置の簡単
化、小型化が図れるだけで無（、同期多重化方式の特徴
も同時に満たすことが出来る。そしてそのため、伝送交
換網のクロックの簡潔化、多重化回路のモデュラー構成
がとれる為、低価格化も同時に可能となる。
第２図は本発明の一実施例構成を示している。
図中の符号１０は多重化部であって第３図図示の多重変
換装置１に対応するものである。また符号１１−１．１
１−２、・・・・・・１１−ｍは夫々各チャネル対応に
もうけられている基本ＰＣＭ信号チャネル処理部であり
、第１図に示した多重化に対応する準備処理を行う。１
２はフレーム制御信号・ＢＳＩビット分離部であり、情
報信号（ＩＰ）、フレーム制御信号、ＢＳ１ビットを分
離する。１３はフレーム同期部であって、入力信号のフ
レーム同期をとり、各回路に必要なタイミング信号を発
生する。１４はエラスチックストアであって、情報信号
を書込み、読みだしの時間調整を行う。
換装置１に対応するものである。また符号１１−１．１
１−２、・・・・・・１１−ｍは夫々各チャネル対応に
もうけられている基本ＰＣＭ信号チャネル処理部であり
、第１図に示した多重化に対応する準備処理を行う。１
２はフレーム制御信号・ＢＳＩビット分離部であり、情
報信号（ＩＰ）、フレーム制御信号、ＢＳ１ビットを分
離する。１３はフレーム同期部であって、入力信号のフ
レーム同期をとり、各回路に必要なタイミング信号を発
生する。１４はエラスチックストアであって、情報信号
を書込み、読みだしの時間調整を行う。
１５はフレーム制御部であって、多重化用オーバヘンド
の更新を行う（例えば、多重化チャネル番号）、１６は
ＢＳ１ビットシフト部であって、多重化時のＢＳＩ条件
を満足するようにＢＳＩ化ビラビット位置フトする。１
７は多重化制御部であって、多重化チャネル制御回路１
９からの指示によりフレーム信号の発生、多重化基準位
相に対する位相調整指示を各回路に与える。１８は差動
符号化部であって、各チャネル処理部（１１−１〜１１
−ｍ）からの信号を多重化後、ＢＳＩ化のため差動符号
化（“１”：データを反転、“０”：前タイムスロット
のデータを保持）する。１９は多重化チャネル制御回路
であって、多重化に必要な基準フレームの発生、各チャ
ネル処理部のチャネル番号を指示する。２０はビットイ
ンタリーブ多重化回路であって、ビットインタリーブ多
重を行う。
の更新を行う（例えば、多重化チャネル番号）、１６は
ＢＳ１ビットシフト部であって、多重化時のＢＳＩ条件
を満足するようにＢＳＩ化ビラビット位置フトする。１
７は多重化制御部であって、多重化チャネル制御回路１
９からの指示によりフレーム信号の発生、多重化基準位
相に対する位相調整指示を各回路に与える。１８は差動
符号化部であって、各チャネル処理部（１１−１〜１１
−ｍ）からの信号を多重化後、ＢＳＩ化のため差動符号
化（“１”：データを反転、“０”：前タイムスロット
のデータを保持）する。１９は多重化チャネル制御回路
であって、多重化に必要な基準フレームの発生、各チャ
ネル処理部のチャネル番号を指示する。２０はビットイ
ンタリーブ多重化回路であって、ビットインタリーブ多
重を行う。
動作について説明すると、各チャネルのＢＳＩ化基本Ｐ
ＣＭ信号はフレーム制御信号ＢＳＩビット分離部１２に
入力し、ここでフレーム制御信号とＢＳ１ビットとが分
離され、それぞれフレーム制御部１５とＢＳ１ビットシ
フト部１６とに入力される。またデータはエラスチック
ストア１４に入力される。ＢＳ１ビットシフト部１６で
は伝送信号がＢＳＩ化されるように予めＢＳＩ化ビット
のシフトを行う。そして、多重化チャネル制御回路１９
からの制御信号に従って、多重化制御部１７からフレー
ム信号の発生を行わせるとともに、多重化位相の指示を
行う、これにより、多重化回路２１で、データとフレー
ム信号、ＢＳＩ化ビットを多重化する。
ＣＭ信号はフレーム制御信号ＢＳＩビット分離部１２に
入力し、ここでフレーム制御信号とＢＳ１ビットとが分
離され、それぞれフレーム制御部１５とＢＳ１ビットシ
フト部１６とに入力される。またデータはエラスチック
ストア１４に入力される。ＢＳ１ビットシフト部１６で
は伝送信号がＢＳＩ化されるように予めＢＳＩ化ビット
のシフトを行う。そして、多重化チャネル制御回路１９
からの制御信号に従って、多重化制御部１７からフレー
ム信号の発生を行わせるとともに、多重化位相の指示を
行う、これにより、多重化回路２１で、データとフレー
ム信号、ＢＳＩ化ビットを多重化する。
以上のようにして多重化された各チャネルの信号は、ビ
ットインタリーブ多重化回路２０に入力され、と７）毎
に多重化される。そして差動符号化部１８で差動符号化
を行い、伝送する。
ットインタリーブ多重化回路２０に入力され、と７）毎
に多重化される。そして差動符号化部１８で差動符号化
を行い、伝送する。
本発明によれば、多重化後の高速ＰＣＭ信号に回答処理
する事なくＢＳＩ化が可能なため、伝送装置の簡単化、
小型化が図れるだけで無く、同期多重化方式の特徴も同
時に満たすことが出来る。
する事なくＢＳＩ化が可能なため、伝送装置の簡単化、
小型化が図れるだけで無く、同期多重化方式の特徴も同
時に満たすことが出来る。
またこのため、伝送交換網のクロックの簡潔化をはかり
、多重化回路のモジュラ−構成をとることが可能となり
、低価格化を図ることができる。
、多重化回路のモジュラ−構成をとることが可能となり
、低価格化を図ることができる。
なお、第５図はＢＳＩ化に差動８ＢＩＭを用いた場合の
効果を説明する説明図である。横軸に多重化チャネル数
をとっているが、図示点線は上記第１図に関連して述べ
たシフト量ｋをチャネル数に応じて如何に選ぶべきかを
示している。そして実線は、このような最適なシフト量
ｋを与えた場合において、同じ符号が最悪の場合幾つの
ビット分連続するかを示している（言うまでもなくＢＳ
１ビットは当該同じ符号が連続して現れるのを出来るだ
け少なくするために挿入されるものである）。
効果を説明する説明図である。横軸に多重化チャネル数
をとっているが、図示点線は上記第１図に関連して述べ
たシフト量ｋをチャネル数に応じて如何に選ぶべきかを
示している。そして実線は、このような最適なシフト量
ｋを与えた場合において、同じ符号が最悪の場合幾つの
ビット分連続するかを示している（言うまでもなくＢＳ
１ビットは当該同じ符号が連続して現れるのを出来るだ
け少なくするために挿入されるものである）。
第１図は本発明の原理説明図、第２図は本発明の一実施
例構成、第３図は従来の構成、第４図はＢＳＩ化される
場合のフレーム構成例、第５図は本発明の詳細な説明す
る説明図を示す。 図中、１０は多重化部、１１−１は基本ＰＣＭ信号チャ
ネル処理部、２ｏはビットインクリープ多重化回路を表
している。
例構成、第３図は従来の構成、第４図はＢＳＩ化される
場合のフレーム構成例、第５図は本発明の詳細な説明す
る説明図を示す。 図中、１０は多重化部、１１−１は基本ＰＣＭ信号チャ
ネル処理部、２ｏはビットインクリープ多重化回路を表
している。
Claims (1)
- 【特許請求の範囲】 複数本のＰＣＭ信号をビット単位で時分割多重化し、高
速ＰＣＭ信号に変換するビットインタリーブ多重方式に
おいて、 入力ＰＣＭ信号に予め一定ブロック単位でＢＳＩ化ビッ
トを挿入すると共に、 該ＢＳＩ化ビット位置をチャネル毎にシフトし多重化す
る基本ＰＣＭ信号チャネル処理部（１１−ｉ）をもうけ
、 当該処理部（１１−ｉ）からの出力をビットインタリー
ブ多重し、該ＢＳＩ化ビットで出力が反転すべく差動符
号化を行うようにした ことを特徴とするＢＳＩ化ビットインタリーブ多重方式
。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62071150A JPS63236432A (ja) | 1987-03-25 | 1987-03-25 | Ｂｓｉ化ビツトインタリ−ブ多重方式 |
| CA000561857A CA1281144C (en) | 1987-03-25 | 1988-03-18 | Multiplexing apparatus having bsi-code processing and bit interleave functions |
| DE88104844T DE3885489T2 (de) | 1987-03-25 | 1988-03-25 | Multiplexvorrichtung mit BSI-Codeverarbeitungs- und Bitverschachtelungsfunktionen. |
| EP88104844A EP0284089B1 (en) | 1987-03-25 | 1988-03-25 | Multiplexing apparatus having BSI-code processing and bit interleave functions |
| US07/173,540 US4829518A (en) | 1987-03-25 | 1988-03-25 | Multiplexing apparatus having BSI-code processing and bit interleave functions |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62071150A JPS63236432A (ja) | 1987-03-25 | 1987-03-25 | Ｂｓｉ化ビツトインタリ−ブ多重方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63236432A true JPS63236432A (ja) | 1988-10-03 |
Family
ID=13452289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62071150A Pending JPS63236432A (ja) | 1987-03-25 | 1987-03-25 | Ｂｓｉ化ビツトインタリ−ブ多重方式 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4829518A (ja) |
| EP (1) | EP0284089B1 (ja) |
| JP (1) | JPS63236432A (ja) |
| CA (1) | CA1281144C (ja) |
| DE (1) | DE3885489T2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5144620A (en) * | 1986-09-30 | 1992-09-01 | Nec Corporation | Cross-connection network using time switch |
| FR2631762B1 (fr) * | 1988-05-18 | 1991-02-15 | Cit Alcatel | Dispositif de synchronisation de trame pour un train numerique synchrone partage en blocs au moyen d'un code par blocs et structure en trames |
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