JPH03277003A

JPH03277003A - 高周波高出力増幅器

Info

Publication number: JPH03277003A
Application number: JP7911590A
Authority: JP
Inventors: Masahiro Muraguchi; 正弘村口; Masayoshi Aikawa; 正義相川
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: NTT Inc
Priority date: 1990-03-27
Filing date: 1990-03-27
Publication date: 1991-12-09

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、高周波信号を送受信する通信装置の電力増幅
器として用いられる高周波高出力増幅器に関する。

特に、出力電力の切り替えが可能な構成であり、各出力
電力において高効率を実現する高周波高出力増幅器に関
する。

〔従来の技術］携帯用無線器などの移動機に用いられる各回路は、低消
費電力であることが重要になっている。

特に、送信時の電力増幅器における消費電力は移動機全
体の消費電力の大きな割合を占めており、その効率向上
は大きな課題になっている。

さらに、移動機では基地局との距離によって出力電力を
切り替える機能が不可欠になっており、高出力時と同様
に、使用時間の長い低出力時においても高効率を維持す
ることが要求されている。

一般に、高効率かつ高出力である高周波増幅器としては
、Ｂ級増幅器あるいはＢ級増幅器に高調波処理回路を付
加したＦ級増幅器が使用されている。

第４図は、従来の高周波高出力増幅器の等価回１図であ
る。

図において、高周波増幅器では、大きな出力を得るため
に、ゲート幅が数ミリメートルある飽和出力の大きなＦ
ＥＴ（を界効果トランジスタ）４１が用いられる。高周
波増幅器は、このＦＥＴ４１と入出力の整合回路４３．
４５およびバイアス供給回路４７．４９その他から構成
される。ここで、ＦＥＴ４１の入力側にゲート電圧ｖ１
．を供給するバイアス供給回路４７は抵抗器で構成され
、出力側にドレイン電圧■４ｄを供給するバイアス供給
回路４９は、高周波出力に対して大きなりアクタンスを
有するインダクタで構成される。なお、バイアス供給回
路４７．４９は、整合回路の一部に組み込んでしまい、
両者を明確に区別できないこともある。

ところで、Ｂ級増幅器、Ｆ級増幅器ともに、入力電力に
対する出力電力および効率（ドレイン効率）特性は同様
な変化を示す。

第５図は、Ｂ級増幅器およびＦ級増幅器における入力電
力に対する出力電力およびドレイン効率特性を示す図で
ある。

これらの増幅器では、入力電力が大きい飽和出力付近で
高い効率を示すが、入力電力が小さい低出力領域では低
い効率にとどまっている。したがって、これらの増幅器
では、低出力時に特別な対策を施して効率向上が図られ
ている。

なお、低出力時に高効率を維持するための従来技術とし
ては、低出力時にＦＥＴのドレイン電圧を下げるバイア
ス制御を行う方法か、第６図に示すように、飽和出力の
大きな増幅器６１と、飽和出力の小さい増幅器６３とを
スイッチ６５．６７で切り替える方法がとられている。

〔発明が解決しようとする課題〕

ところが、前者の方法では次のような問題点があった。

■　高出力時と比較して、出力電力が１　／１０以下と
なるような低出力時においては、もはやドレイン電圧を
下げても十分な効率が得られない。

■　ドレインには大きな電流が流れるので、ドレイン電
圧の切り替えには専用の可変出力電圧のＤＣ／ＤＣコン
バータが必要となる。しかも、このコンバータは、複雑
な回路構成となるので電源回路自体の電力変換効率が悪
く、増幅器全体の効率にこのｔｉｌ１回路の効率を加え
た場合は、必ずしも有利な構成とはならなかった。

また、後者の方法では次のような問題点があった。

■　入力側および出力側の両方にスイッチが必要であり
、それに伴って挿入損失が生じる。特に、出力側の挿入
損失は直接的に増幅器の効率を低下させる要因となる。

たとえば、出力側のスイッチによる挿入損失が１ｄＢあ
ったとすると、それに伴う効率低下は約２０％にも達し
、高出力時の消費電力に与える影響は無視できない。

■　出力側のスイッチは高出力に対応する高周波スイッ
チとなるので、スイッチングのための消費電力が大きく
、かつ回路寸法も大きくなり、また高価であった。

本発明は、簡単な構成で低出力時においても高出力時と
同等の高効率を実現することができる高周波高出力増幅
器を提供することを目的とする。

〔課題を解決するための手段〕

本発明は、飽和出力の大きなＦＥＴと、このＦＥＴとは
バイアス供給回路が別系統である飽和出力の小さなＦＥ
Ｔと、各ＦＥＴのゲート端子どうしおよびドレイン端子
どうしをそれぞれ接続するキャパシタとを備え、いずれ
か一方のＦＥＴのゲートに印加する電圧を、入力信号の
ピーク電圧がそのピンチオフ電圧を越えない値に設定し
、作動するＦＥＴを選択する構成とする。

〔作　用〕

本発明は、バイアス供給回路が別系統である飽和出力の
大きなＦＥＴと小さなＦＥＴとが、各ゲート端子どうし
およびドレイン端子どうしを接続するキャパシタを介し
て並列接続される構成である。このような構成において
、いずれか一方のＦＥＴのゲートに印加する電圧を、入
力信号のピ−り電圧がそのピンチオフ電圧を越えない値
に設定し、対応するＦＥＴのドレイン電流をほぼ零にす
ることにより、作動するＦＥＴが選択されて出力の切り
替えが行われる。

ここで、ゲート側およびドレイン側で使用されるキャパ
シタは、各ＦＥＴのバイアス供給回路を分離するととも
に、飽和出力の小さなＦＥＴの整合素子を兼ねることが
できる。

このような構成で、一方のＦＥＴのゲートに印加する電
圧を制御することにより、ドレイン電流を零としてその
ＦＥＴをオフ状態にすることができる。すなわち、高出
力時には飽和出力の大きなＦＥＴのみをオンとし、他方
をオフとする。また低出力時には飽和出力の小さなＦＥ
Ｔのみをオンとし、他方をオフとする。

このようなゲート電圧制御により、高出力時には飽和出
力の大きなＦＥＴをその飽和出力付近で使用し、低出力
時には飽和出力の小さなＦＥＴをその飽和出力付近で使
用することができ、高出力時と低出力時の両方で高効率
を実現することができる。

なお、このような構成では、オフ状態のＦＥＴの出力イ
ンピーダンスを極めて高くすることができるので、効率
に大きな影響を与える出力側で、オフ状態のＦＥＴの影
響を低く抑えることができる。しかも、ＦＥＴのゲート
には電流が流れないので、ゲート電圧の切り替えは簡単
な回路構成で可能であり、電源回路による電力効率の低
下を回避することができる。

〔実施例〕

以下、図面に基づいて本発明の実施例について詳細に説
明する。

第１図は、本発明の一実施例を示す等価回路図である。

図において、飽和出力の大きなＦＥＴＩＩと飽和出力の
小さなＦＥＴ１２は、そのゲート端子どうしおよびドレ
イン端子どうしを接続するキャパシタ１３＝、１３ｔを
介して並列接続される。入力信号は、入力整合回路１４
を介して各ＦＥＴ１１．１２のゲート端子に入力され、
各ＦＥＴＩＩ、１２の出力は、出力整合回路１５を介し
て取り出される。

ＦＥＴＩＩ（７）ゲート電圧ｖ１．１は抵抗器１６１を
介して印加され、ドレイン電圧Ｖ、、、は高周波出力に
対して大きなりアクタンスを有するインダクタ１７．を
介して印加される。また、ＦＥＴＩ２のゲート電圧Ｖ９
，２は抵抗器１６！を介して印加され、ドレイン電圧Ｖ
　４４１は高周波出力に対して大きなりアクタンスを有
するインダクタＩ７□を介して印加される。

このように、各ＦＥＴＩＩ、１２のバイアス供給回路は
別系統になっており、個々の電圧は独立に設定できるも
のとする。

ここで、本実施例における高出力時の等価回路および低
出力時の等価回路をそれぞれ第２図および第３図に示す
。

第２図において、ゲート電圧を制御することによってオ
フとなったＦＥＴＩ２は、入力側はキャパシタ２１と抵
抗器２２に、出力側は抵抗器２３に等価的に置き換えら
れる。また、第３図において、オフとなったＦＥＴＩ　
１は、入力側はキャパシタ３１と抵抗器３２に、出力側
は抵抗器３３に等価的に置き換えられる。

入力側では、入力整合回路１４がらＦＥＴを見た場合に
、ＦＥＴＩＩ、１２のオン、オフの組み合わせの違いに
よるインピーダンスの変化は比較的小さい。したがって
、ＦＥＴのオン、オフの状態にかかわらず、許容できる
特性範囲内で入力整合回路１４を設計することができる
。

一方、出力側では、オフのＦＥＴの出方インピーダンス
（抵抗器２３．３３）は、ＦＥＴ側から負荷を含む出力
整合回路１５を見たインピーダンスと比較して、格段に
高い値になっている。一般に、前者は数にΩになるのに
対して、後者は数十Ωである。したがって、オフの状態
のＦＥＴが出力側に接続されることによる影響はほとん
どなく、オフの状態のＦＥＴを考慮することなく出方整
合回路１５を設計することができる。

ところで、高周波高出力増幅器では高出方時の効率が優
先されるので、ＦＥＴＩＩがオン、ＦＥＴ１２がオフの
高出力時の状態で出力整合回路１５が設計される。した
がって、ＦＥＴＩＩがオフ、ＦＥＴＩ２がオンの低出力
時の状態では、ＦＥＴ１２のドレイン端子から出力整合
回路１５を見たインピーダンスは、最適インピーダンス
よりかなり低い値になる。これは、ＦＥＴの出力インピ
ーダンスがゲート幅の大きさに反比例するので、ＦＥＴ
ＩＩと比べてゲート幅が小さいＦＥＴ１２では、出力イ
ンピーダンスが相対的に高くなっているためである。

しかし、通常の場合に、ＦＥＴのドレイン端子から見た
出力整合回路１５のインピーダンスが最適値より低い方
にずれているときには、効率が極端に低下する傾向にあ
る。したがって、本発明では、次に示すような手段を講
じる。

■　出力側のキャパシタ１３□の容量を小さくし、ＦＥ
Ｔ１２のドレイン端子から見た出力整合回路１５のイン
ピーダンスを高くする。

■　ドレイン電圧を下げると、ドレイン端子から出力整
合回路１５を見た場合の最適インピーダンスが低い方向
に移動することから、ＦＥＴ１２のドレイン電圧Ｖ。２
をＦＥＴＩＩのドレイン電圧Ｖ。１によりも低く設定す
る。

このような操作により、低出力時の効率を最大限に引き
出すことができる。

〔発明の効果〕

上述したように、本発明は、飽和出力の大きなＦＥＴと
飽和出力の小さなＦＥＴを用い、信号入力時において一
方のＦＥＴのドレイン電流がほぼ零となるように、その
ゲートに印加する電圧を設定することにより、他方のＦ
ＥＴのみを動作させる出力切り替えを可能にしている。

したがって、本発明は高出力時には飽和出力の大きなＦ
ＥＴをその飽和出力付近で使用し、低出力時には飽和出
力の小さなＦＥＴをその飽和出力付近で使用することが
できるので、高出力時および低出力時ともに高効率を実
現することができる。

なお、ドレイン電圧を切り替える必要がなく、またゲー
ト電圧の切り替えは簡単な回路構成で済むので、電源回
路による電力効率の低下を回避することができる。さら
に、スイッチ回路が不要であるので、それに伴う消費電
力の増大、挿入損失による利得の低下がなく、得られた
効率を最大限に引き出すことができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す等価回路図。第２図は実施例における高出力時の等価回路図。第３図は実施例における低出力時の等価回路図。第４図は従来の高周波高出力増幅器の等価回路図。第５図はＢ級増幅器およびＦ級増幅器における入力電力
に対する出力電力およびドレイン効率特性を示す図。第６図は低出力時に高効率を維持するための従来構成を
示す図。１１・・・飽和出力の大きなＦＥＴ、１２・・・飽和出
力の小さなＦＥＴ、１３・・・キャパシタ、１４・・・
入力整合回路、１５・・・出力整合回路、１６・・・抵
抗器、１７・・・インダクタ、２１・・・ＦＥＴ１２に
等価なキャパシタ、２２．２３・・・ＦＥＴ１２に等価
な抵抗器、３１・・・ＦＥＴＩＩに等価なキャパシタ、
３２．３３・・・ＦＥＴＩＩに等価な抵抗器、４１・・
・ＦＥＴ、４３．４５・・・整合回路、４７．４９・・
・バイアス供給回路。第２図第図入力電力（ｄａｍ）第図３第図

Claims

【特許請求の範囲】

（１）飽和出力の大きなＦＥＴと、このＦＥＴとはバイアス供給回路が別系統である飽和出
力の小さなＦＥＴと、各ＦＥＴのゲート端子どうしおよびドレイン端子どうし
をそれぞれ接続するキャパシタとを備え、いずれか一方のＦＥＴのゲートに印加する電圧
を、入力信号のピーク電圧がそのピンチオフ電圧を越え
ない値に設定し、作動するＦＥＴを選択する構成であることを特徴とする高周波高出力増幅器。