JPH03278538A - 側面メタライズを有する半導体素子の製造方法 - Google Patents
側面メタライズを有する半導体素子の製造方法Info
- Publication number
- JPH03278538A JPH03278538A JP2079239A JP7923990A JPH03278538A JP H03278538 A JPH03278538 A JP H03278538A JP 2079239 A JP2079239 A JP 2079239A JP 7923990 A JP7923990 A JP 7923990A JP H03278538 A JPH03278538 A JP H03278538A
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- JP
- Japan
- Prior art keywords
- resist
- pellets
- pellet
- semiconductor
- scribed
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/531—Shapes of wire connectors
- H10W72/5363—Shapes of wire connectors the connected ends being wedge-shaped
Landscapes
- Dicing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体素子の製造方法に関するものであり、特
にペレット側面に導体層を有する半導体素子の製造方法
に関する。
にペレット側面に導体層を有する半導体素子の製造方法
に関する。
従来、半導体素子の接地方法としては第３図に示すよう
に、ペレット７の表面の接地電極とパッケージの接地端
子９とをポンディング線８により接続するか又は第４図
に示すようにペレットの一部に貫通孔１０を空け、この
孔ｌＯに金属を埋め込む所謂るスルーホールにより接続
する方法がある。
に、ペレット７の表面の接地電極とパッケージの接地端
子９とをポンディング線８により接続するか又は第４図
に示すようにペレットの一部に貫通孔１０を空け、この
孔ｌＯに金属を埋め込む所謂るスルーホールにより接続
する方法がある。
上述した従来の方法において、ポンディング線８による
方法では、ポンディング線８がインダクタンスとして作
用するので素子の高周波特性を損う事は明らかであり、
また、スルーホール１０により接続する方法は、スルー
ホールｌＯのための余分なチップ面積を必要とすること
、あるいはスルーホール１０の加工工数が増大し結果的
に高価な半導体チップとなる欠点があった。
方法では、ポンディング線８がインダクタンスとして作
用するので素子の高周波特性を損う事は明らかであり、
また、スルーホール１０により接続する方法は、スルー
ホールｌＯのための余分なチップ面積を必要とすること
、あるいはスルーホール１０の加工工数が増大し結果的
に高価な半導体チップとなる欠点があった。
本発明によれば、半導体素子加工済ウェハーの表面にレ
ジストを塗付した状態でスクライブする工程と、このス
クライブ済ペレットを石英板等の基板に再度塗付したレ
ジストとともに固着させる工程と、ペレットが固着した
基板にＴｉ、Ｐｔ。
ジストを塗付した状態でスクライブする工程と、このス
クライブ済ペレットを石英板等の基板に再度塗付したレ
ジストとともに固着させる工程と、ペレットが固着した
基板にＴｉ、Ｐｔ。
Ａｕ等の一層又は多層の金属を被着する工程とペレット
表面に塗付したレジストをエツチングにより除去する工
程とを有している側面メタライズを有する半導体素子の
製造方法を得る。
表面に塗付したレジストをエツチングにより除去する工
程とを有している側面メタライズを有する半導体素子の
製造方法を得る。
次に、本発明について図面を参照して説明する。
第１図（ａ）〜（ｅ）は、本発明の一実施例の製造フロ
ーである。まず、同図（ａ）に示した素子加工済半導体
ウェハー１に接地電極を除く動作領域を同図（ｂ）に示
すようにレジスト２により被覆した後、同図（Ｃ）に示
すように引き伸ばし用テープ４に貼り付け、スクライブ
して各ペレット３に分離した後引き伸ばしを行なってペ
レット３間を広げる。次に、石英板６に再度レジスト５
を塗付し、ペレット３をレジスト２により被覆した面が
下になるように接着させた後、引き伸ばし用テープ４を
はがす。この状態を図（ｄ）に示す０次に、図（ｅ）に
示すようにペレット３の裏面よりＴｉ５００人。
ーである。まず、同図（ａ）に示した素子加工済半導体
ウェハー１に接地電極を除く動作領域を同図（ｂ）に示
すようにレジスト２により被覆した後、同図（Ｃ）に示
すように引き伸ばし用テープ４に貼り付け、スクライブ
して各ペレット３に分離した後引き伸ばしを行なってペ
レット３間を広げる。次に、石英板６に再度レジスト５
を塗付し、ペレット３をレジスト２により被覆した面が
下になるように接着させた後、引き伸ばし用テープ４を
はがす。この状態を図（ｄ）に示す０次に、図（ｅ）に
示すようにペレット３の裏面よりＴｉ５００人。
ＰｔｌＯｏｏ人、Ａｕ２０００人をスパッタして各ペレ
ット３の裏面および側面に金属層が形成されるようにし
、その後石英板６にペレット３を付着させていたレジス
ト５及び２をエツチングにより除去して各ペレット３を
分離する。
ット３の裏面および側面に金属層が形成されるようにし
、その後石英板６にペレット３を付着させていたレジス
ト５及び２をエツチングにより除去して各ペレット３を
分離する。
このようにして得られたペレット３は第２図に示すよう
に裏面の接地導体層１０を容器の接地端子９に被着して
用いられる。
に裏面の接地導体層１０を容器の接地端子９に被着して
用いられる。
尚、上記に説明した実施例に限らず、あらかじめ分離さ
れた素子加工済ペレットを第１図（ｄ）に示すようにレ
ジスト２，５を用いて個々に石英板６に付着させた後、
第１図（ｅ）に示すようにペレット３の裏面よりＴｉ５
００人、Ｐｔ１０００人。
れた素子加工済ペレットを第１図（ｄ）に示すようにレ
ジスト２，５を用いて個々に石英板６に付着させた後、
第１図（ｅ）に示すようにペレット３の裏面よりＴｉ５
００人、Ｐｔ１０００人。
Ａｕ ２０００人をエバ、りした後、レジスト２゜５を
エツチングにより除去しても良い。
エツチングにより除去しても良い。
以上説明したように、本発明は半導体素子加工済ウェハ
ーの表面にレジストを塗付した状態でスクライブを行な
い、スクライブされたペレットをレジストを塗布した石
英板に付着させ、しかる後ペレットの裏面よりＴｉ、Ｐ
ｔ、Ａｕを順次スパッタした後、ペレットと石英板とを
付着させていたレジストをエツチングにより除去するこ
とにより、容易にチップ側面に接地用金属導体を設けた
半導体素子を得ることが可能となり、比較的安価に且つ
高周波性能に優れた半導体素子が実現出来る効果がある
。
ーの表面にレジストを塗付した状態でスクライブを行な
い、スクライブされたペレットをレジストを塗布した石
英板に付着させ、しかる後ペレットの裏面よりＴｉ、Ｐ
ｔ、Ａｕを順次スパッタした後、ペレットと石英板とを
付着させていたレジストをエツチングにより除去するこ
とにより、容易にチップ側面に接地用金属導体を設けた
半導体素子を得ることが可能となり、比較的安価に且つ
高周波性能に優れた半導体素子が実現出来る効果がある
。
第１図（ａ）〜（ｅ）は本発明の一実施例による製造方
法を工程順に示した断面図、第２図は本発明の一実施例
により得られた半導体素子の実装構造を示す断面図、第
３図および第４図はそｈぞれ従来例を示す断面図である
。 ｌ・・・・・・半導体つエバー ２・・・・・・レジス
ト、３・・・・・・ペレット、４・・・・・・引き伸ば
しテープ、５・・・・・・レジスト、６・・・・・・石
英板、７・・・・・・ペレット、８・・・・・・ボンデ
ィング線、９・・・・・・接地端子、１０・・・・・・
スルーホール、１１・・・・・・側面接地金属導体層。 ８／副
法を工程順に示した断面図、第２図は本発明の一実施例
により得られた半導体素子の実装構造を示す断面図、第
３図および第４図はそｈぞれ従来例を示す断面図である
。 ｌ・・・・・・半導体つエバー ２・・・・・・レジス
ト、３・・・・・・ペレット、４・・・・・・引き伸ば
しテープ、５・・・・・・レジスト、６・・・・・・石
英板、７・・・・・・ペレット、８・・・・・・ボンデ
ィング線、９・・・・・・接地端子、１０・・・・・・
スルーホール、１１・・・・・・側面接地金属導体層。 ８／副
Claims (1)
- 半導体素子加工済ウェハーの表面にレジストを塗付し
た状態でスクライブする工程と、該スクライブ済ペレッ
トを基板に前記レジストを用いて付着させる工程と、ペ
レットが付着した前記基板に金属層を全面に被着する工
程と、その後ペレット表面に塗付した前記レジストを除
去する工程とを有することを特徴とする側面メタライズ
を有する半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2079239A JPH03278538A (ja) | 1990-03-28 | 1990-03-28 | 側面メタライズを有する半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2079239A JPH03278538A (ja) | 1990-03-28 | 1990-03-28 | 側面メタライズを有する半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03278538A true JPH03278538A (ja) | 1991-12-10 |
Family
ID=13684313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2079239A Pending JPH03278538A (ja) | 1990-03-28 | 1990-03-28 | 側面メタライズを有する半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03278538A (ja) |
-
1990
- 1990-03-28 JP JP2079239A patent/JPH03278538A/ja active Pending
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