JPH0393232A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0393232A JPH0393232A JP1230790A JP23079089A JPH0393232A JP H0393232 A JPH0393232 A JP H0393232A JP 1230790 A JP1230790 A JP 1230790A JP 23079089 A JP23079089 A JP 23079089A JP H0393232 A JPH0393232 A JP H0393232A
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- JP
- Japan
- Prior art keywords
- film
- bonding
- pad
- semiconductor device
- bumps
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関する．
〔従来の技術〕
従来の半導体装置は、第３図に示すように、シリコン基
板１の上に設けた酸化シリコンＪＩＩ２の上にＴｉ膜３
及びＰｔｗＡ４並びにＡｕ膜５を順次堆積して設け、次
に、Ａ ｕ ＪＢｌ５及びＰｔＭ４及びＴｉ膜３を選択
的に順次エッチングして除去し、ボンディングパッドを
設けていた． 〔発明が解決しようとする課題〕 上述した従来の半導体装置は、ボンディングパッドに金
属細線をボンディングする際に、金属配線とパッドとの
圧着面積が小さく、ボンディングの強度が充分得られな
いため接合強度が弱いという欠点がある． また、ボンディング時の衝撃がボンディングバッドへ直
接に伝わるために、ボンディングパッドの破壊が発生し
やすいという欠点がある．〔課題を解決するための手段
〕 本発明の半導体装置は、半導体基板上に設けた絶縁膜の
上に積層して設けた・金属膜と、最上層の前記金属膜の
上に配列して設けた複数の金属の突起部を備えたボンデ
ィングパッドを有する．〔実施例〕 次に、本発明について図面を参照して説明する． 第１図（ａ）．（ｂ）は本発明の一実施例を示す平面図
及びＡ−Ａ’線断面図である．第１図（ａ）．（ｂ）に
示すように、シリコン基板１の上に設けた酸化シリコン
膜２の上にＴｉ膜３，Ｐｔ膜４，Ａｕｌｌｌ５を選択的
に積層して設け、最上層のＡｕ膜５の上に突起部６を複
数個設けたボンディングパッドを有している．第２図（
ａ）〜（ｃ）は本発明の一実施例の製造方法を説明する
ための工程順に示した半導体チップの断面図である． まず、第２図（ａ）に示すように、シリコン基板１の上
に設けた酸化シリコン膜２の上に厚さ１５０ｎｍのＴ
ｉ Ｍ！ ３及び厚さ２００ｎｍめｐｔ膜４並びに厚さ
４００ｎｍのＡｕ膜５をスバッタ法により順次堆積して
設ける． 次に、第２図（ｂ）に示すように、Ａｕ膜５の上にフォ
トレジスト膜７を塗布してパターニングし、行列状に配
置した開孔部を設ける．次に開孔部内に露出したＡｕ膜
５の表面にＡｕ層を２μｍの厚さにめっきして突起部６
を形戒する．次に、第２図（Ｃ）に示すように、フォト
レジスト膜７を除去し、突起部６を含む表面にフォトレ
ジストＪｌｌ８を塗布してバターニングする。次にフォ
トレジスト膜８をマスクとしてイオンミリング法により
Ａｕ膜５，Ｐｔ膜４，ＴｉＭ３を順次エッチングして除
去し、ボンデイングバツドを形戒する， 次に、フォトレジストＭ８を除去して第１図（ａ），（
ｂ）の構造が得られる。
板１の上に設けた酸化シリコンＪＩＩ２の上にＴｉ膜３
及びＰｔｗＡ４並びにＡｕ膜５を順次堆積して設け、次
に、Ａ ｕ ＪＢｌ５及びＰｔＭ４及びＴｉ膜３を選択
的に順次エッチングして除去し、ボンディングパッドを
設けていた． 〔発明が解決しようとする課題〕 上述した従来の半導体装置は、ボンディングパッドに金
属細線をボンディングする際に、金属配線とパッドとの
圧着面積が小さく、ボンディングの強度が充分得られな
いため接合強度が弱いという欠点がある． また、ボンディング時の衝撃がボンディングバッドへ直
接に伝わるために、ボンディングパッドの破壊が発生し
やすいという欠点がある．〔課題を解決するための手段
〕 本発明の半導体装置は、半導体基板上に設けた絶縁膜の
上に積層して設けた・金属膜と、最上層の前記金属膜の
上に配列して設けた複数の金属の突起部を備えたボンデ
ィングパッドを有する．〔実施例〕 次に、本発明について図面を参照して説明する． 第１図（ａ）．（ｂ）は本発明の一実施例を示す平面図
及びＡ−Ａ’線断面図である．第１図（ａ）．（ｂ）に
示すように、シリコン基板１の上に設けた酸化シリコン
膜２の上にＴｉ膜３，Ｐｔ膜４，Ａｕｌｌｌ５を選択的
に積層して設け、最上層のＡｕ膜５の上に突起部６を複
数個設けたボンディングパッドを有している．第２図（
ａ）〜（ｃ）は本発明の一実施例の製造方法を説明する
ための工程順に示した半導体チップの断面図である． まず、第２図（ａ）に示すように、シリコン基板１の上
に設けた酸化シリコン膜２の上に厚さ１５０ｎｍのＴ
ｉ Ｍ！ ３及び厚さ２００ｎｍめｐｔ膜４並びに厚さ
４００ｎｍのＡｕ膜５をスバッタ法により順次堆積して
設ける． 次に、第２図（ｂ）に示すように、Ａｕ膜５の上にフォ
トレジスト膜７を塗布してパターニングし、行列状に配
置した開孔部を設ける．次に開孔部内に露出したＡｕ膜
５の表面にＡｕ層を２μｍの厚さにめっきして突起部６
を形戒する．次に、第２図（Ｃ）に示すように、フォト
レジスト膜７を除去し、突起部６を含む表面にフォトレ
ジストＪｌｌ８を塗布してバターニングする。次にフォ
トレジスト膜８をマスクとしてイオンミリング法により
Ａｕ膜５，Ｐｔ膜４，ＴｉＭ３を順次エッチングして除
去し、ボンデイングバツドを形戒する， 次に、フォトレジストＭ８を除去して第１図（ａ），（
ｂ）の構造が得られる。
なお、ここで、酸化シリコン膜２の上にＴｉＭ３をスバ
ッタ法で堆積し、Ｔｉ膜３の上にリフトオフ法で選択的
にｐｔ膜４を形戒し、ｐｔ膜４の３をエッチングして除
去することによりボンディングパッドを形或しても良い
． 〔発明の効果〕 以上説明したように本発明は、ボンディングパッドを構
成する最上層の金属層の表面に配列して設けた複数個の
突起部を設けることにより、パッドの表面積を増加して
金属細線のボンデイグ接合強度を強化させ、圧着時の衝
撃を緩和することで２ボンディングパッドの破壊を防止
するという効果を有する．
ッタ法で堆積し、Ｔｉ膜３の上にリフトオフ法で選択的
にｐｔ膜４を形戒し、ｐｔ膜４の３をエッチングして除
去することによりボンディングパッドを形或しても良い
． 〔発明の効果〕 以上説明したように本発明は、ボンディングパッドを構
成する最上層の金属層の表面に配列して設けた複数個の
突起部を設けることにより、パッドの表面積を増加して
金属細線のボンデイグ接合強度を強化させ、圧着時の衝
撃を緩和することで２ボンディングパッドの破壊を防止
するという効果を有する．
第１図（．ａ）．（ｂ）は本発明の一実施例を示す平面
図及びＡ−Ａ’．線断面図、第２図（ａ）〜（ｃ）は本
発明の一実施例の製造方法を説明するための工程順に示
した半導体チップの断面図、第３図は従来の半導体装置
の断面図である．１・・・シリコン基板、２・・・酸化
シリコン膜、３・・・Ｔｉ膜、４・・・ｐｔ膜、５・・
・Ａｕ膜、６・・・突起部、７．８・・・フォトレジス
ト膜．
図及びＡ−Ａ’．線断面図、第２図（ａ）〜（ｃ）は本
発明の一実施例の製造方法を説明するための工程順に示
した半導体チップの断面図、第３図は従来の半導体装置
の断面図である．１・・・シリコン基板、２・・・酸化
シリコン膜、３・・・Ｔｉ膜、４・・・ｐｔ膜、５・・
・Ａｕ膜、６・・・突起部、７．８・・・フォトレジス
ト膜．
Claims (1)
- 半導体基板上に設けた絶縁膜の上に積層して設けた金属
膜と、最上層の前記金属膜の上に配列して設けた複数の
金属の突起部を備えたボンディングパッドを有すること
を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1230790A JPH0393232A (ja) | 1989-09-05 | 1989-09-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1230790A JPH0393232A (ja) | 1989-09-05 | 1989-09-05 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0393232A true JPH0393232A (ja) | 1991-04-18 |
Family
ID=16913307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1230790A Pending JPH0393232A (ja) | 1989-09-05 | 1989-09-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0393232A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5985757A (en) * | 1995-04-07 | 1999-11-16 | Hyundai Electronics Industries Co., Ltd. | Method for fabricating semiconductor device |
-
1989
- 1989-09-05 JP JP1230790A patent/JPH0393232A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5985757A (en) * | 1995-04-07 | 1999-11-16 | Hyundai Electronics Industries Co., Ltd. | Method for fabricating semiconductor device |
| DE19613669B4 (de) * | 1995-04-07 | 2004-10-21 | Hyundai Electronics Industries Co., Ltd., Ichon | Verfahren zur Herstellung eines Halbleiterelements mit einer Platinschicht |
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