JPH03278567A - ＢｉＣＭＯＳ集積回路の製造方法 - Google Patents
ＢｉＣＭＯＳ集積回路の製造方法Info
- Publication number
- JPH03278567A JPH03278567A JP2079867A JP7986790A JPH03278567A JP H03278567 A JPH03278567 A JP H03278567A JP 2079867 A JP2079867 A JP 2079867A JP 7986790 A JP7986790 A JP 7986790A JP H03278567 A JPH03278567 A JP H03278567A
- Authority
- JP
- Japan
- Prior art keywords
- type
- integrated circuit
- polysilicon
- oxide film
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 17
- 229920005591 polysilicon Polymers 0.000 claims description 17
- 238000000034 method Methods 0.000 claims description 5
- 239000010410 layer Substances 0.000 description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- -1 boron ions Chemical class 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000001133 acceleration Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- JEIPFZHSYJVQDO-UHFFFAOYSA-N iron(III) oxide Inorganic materials O=[Fe]O[Fe]=O JEIPFZHSYJVQDO-UHFFFAOYSA-N 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical group [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＢ ｉＣＭＯ３ｓ積回路の製造方法に関するも
のである。
のである。
バイポーラトランジスタとＣＭＯ３ＦＥＴとを混載した
Ｂ ｉ ＣＭＯＳ集積回路は、高速高出力と低消費電力
とを併せ持つ特徴を生かして、高速・高集積デバイスの
開発が進められている。
Ｂ ｉ ＣＭＯＳ集積回路は、高速高出力と低消費電力
とを併せ持つ特徴を生かして、高速・高集積デバイスの
開発が進められている。
従来技術によるＢ ｉ ＣＭＯＳ集積回路について、第
３図（ａ）〜（ｃ）を参照して説明する。
３図（ａ）〜（ｃ）を参照して説明する。
第３図（Ｃ）のＡ−Ｂ断面図を第３図（ｂ）に示す。
はじめに第３図（ａ）に示すように、Ｐ型シリコン基板
１の表面にＮ＋型埋込層２を形成し、Ｎ型エピタキシャ
ル層４を成長する。
１の表面にＮ＋型埋込層２を形成し、Ｎ型エピタキシャ
ル層４を成長する。
つぎにＬＯＣＯ８法により、フィールド酸化膜１２を形
成したのちＰウェル３を形成し、熱酸化によりゲート酸
化膜７を形成し、ゲート電極８と酸化シリコン膜１４と
を形成する。
成したのちＰウェル３を形成し、熱酸化によりゲート酸
化膜７を形成し、ゲート電極８と酸化シリコン膜１４と
を形成する。
つぎに第３図（ｂ）に示すように、Ｐ型ベース１０を形
成し、Ｎ“型ソース−ドレイン１９、Ｎ１型エミッタ１
１、Ｎ０型コレクタ２０を形成し、Ｐ＋型ソース−ドレ
イン６、Ｐ＋型ベース１０を形成して、アルミ配線１８
を形成して完成する。
成し、Ｎ“型ソース−ドレイン１９、Ｎ１型エミッタ１
１、Ｎ０型コレクタ２０を形成し、Ｐ＋型ソース−ドレ
イン６、Ｐ＋型ベース１０を形成して、アルミ配線１８
を形成して完成する。
Ｂ ｉ ＣＭＯ５集積回路は高速・高集積を自衛して開
発が進められているが、素子数が数十万〜数百万に達す
る規模のＢ ｉ ＣＭＯ５集積回路を、実現可能なチッ
プサイズに収容することは困難であった。
発が進められているが、素子数が数十万〜数百万に達す
る規模のＢ ｉ ＣＭＯ５集積回路を、実現可能なチッ
プサイズに収容することは困難であった。
大規模な集積回路を設計するときは、ＣＡＤ技術が駆使
した自動設計技術が不可欠であるが、従来技術によるＢ
ｉＣＭＯ５集積回路においては、バイポーラトランジ
スタとＣＭＯ３ＦＥＴとのデバイス構造が異質であるた
め、ＣＭＯ３ＦＥＴ部のみを自動設計し、バイポーラト
ランジスタ部を手作業で追加する外なく、特にマスクパ
ターンのレイアウト設計効率が著しく悪かった。
した自動設計技術が不可欠であるが、従来技術によるＢ
ｉＣＭＯ５集積回路においては、バイポーラトランジ
スタとＣＭＯ３ＦＥＴとのデバイス構造が異質であるた
め、ＣＭＯ３ＦＥＴ部のみを自動設計し、バイポーラト
ランジスタ部を手作業で追加する外なく、特にマスクパ
ターンのレイアウト設計効率が著しく悪かった。
本発明のＢｉＣＭＯＳ＠Ｎ回路の製造方法は、Ｐチャネ
ルＭＯ３ＦＥＴのドレイン層とＮＰＮバイポーラトラン
ジスタのＰ型ベース層を共通とする、前記ＭＯＳＦＥＴ
のゲート酸化膜とポリシリコンゲート電極とを形成する
ときに、前記トランジスタのエミッタ形成予定領域に、
ゲート酸化膜とダミーポリシリコンとを形成し、前記ダ
ミーポリシリコンを除去して形成した開口部を通して、
選択的に前記トランジスタのＰ型ベース層とＮ４′型工
ミツタ層とを形成するものである。
ルＭＯ３ＦＥＴのドレイン層とＮＰＮバイポーラトラン
ジスタのＰ型ベース層を共通とする、前記ＭＯＳＦＥＴ
のゲート酸化膜とポリシリコンゲート電極とを形成する
ときに、前記トランジスタのエミッタ形成予定領域に、
ゲート酸化膜とダミーポリシリコンとを形成し、前記ダ
ミーポリシリコンを除去して形成した開口部を通して、
選択的に前記トランジスタのＰ型ベース層とＮ４′型工
ミツタ層とを形成するものである。
本発明の一実施例について、平面図である第１図（ａ）
、そのＡ−Ｂ断面図である第１図（ｂ）およびその等価
回路である第１図（Ｃ）を参照して説明する。
、そのＡ−Ｂ断面図である第１図（ｂ）およびその等価
回路である第１図（Ｃ）を参照して説明する。
ここではＶＤＤ配線、ＧＮＤ配線およびグルーア毎に設
けられるＮ” Ｖｏｏ、Ｐ” ＧＮＤサブストレートコ
タクトは省略しである。
けられるＮ” Ｖｏｏ、Ｐ” ＧＮＤサブストレートコ
タクトは省略しである。
第１図（Ｃ）において、ＰチャネルＭＯ８ＦＥＴＰＩの
ドレインとＮＰＮバイポーラトランジスタＢ１のベース
とが、第１図（ｂ）に示すように共通となっていて、Ｎ
チャネルＭＯ３ＦＥＴＮ１、Ｎ２と組み合わせて、第１
図（ａ）に示すようにコンパクトなり ｉ ＣＭＯＳイ
ンバータ回路を構成している。
ドレインとＮＰＮバイポーラトランジスタＢ１のベース
とが、第１図（ｂ）に示すように共通となっていて、Ｎ
チャネルＭＯ３ＦＥＴＮ１、Ｎ２と組み合わせて、第１
図（ａ）に示すようにコンパクトなり ｉ ＣＭＯＳイ
ンバータ回路を構成している。
つぎにその製造工程について、Ｐチャネル間Ｏ５ＦＥＴ
およびＮＰＮバイポーラトランジスタの部分についての
み、断面図である第２図（ａ）〜（ｆ）を参照して説明
する。
およびＮＰＮバイポーラトランジスタの部分についての
み、断面図である第２図（ａ）〜（ｆ）を参照して説明
する。
はじめに第２図（ａ）に示すように、Ｐ型シリコン基板
１の表面にＮ＋型埋込層２を形成し、Ｎ型エピタキシャ
ル層４を成長し、ゲート酸化膜７を形成したのち、ゲー
ト電極８とダミーポリシリコン９とを形成する。
１の表面にＮ＋型埋込層２を形成し、Ｎ型エピタキシャ
ル層４を成長し、ゲート酸化膜７を形成したのち、ゲー
ト電極８とダミーポリシリコン９とを形成する。
つぎに第２図（ｂ）に示すように、ゲート電極８とダミ
ーポリシリコン９とをマスクとして、硼素イオンを加速
エネルギー４０ｋｅＶ、注入量（ドース）５Ｘ １０１
５ｃｍ−２注入してＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅ
ｄ Ｄｒａｉｎ ） Ｐ型層１３を形成する。
ーポリシリコン９とをマスクとして、硼素イオンを加速
エネルギー４０ｋｅＶ、注入量（ドース）５Ｘ １０１
５ｃｍ−２注入してＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅ
ｄ Ｄｒａｉｎ ） Ｐ型層１３を形成する。
つぎに第２図（ｃ）に示すように、ＣＶＤ法により厚さ
０．１〜０．３μｍの酸化シリコン膜１４を形成する。
０．１〜０．３μｍの酸化シリコン膜１４を形成する。
つぎに第２図（ｄ）に示すように、ＲＩＥ法によりエッ
チバックしてダミーポリシリコン９を頭出しして、酸化
シリコンｗＡ１４からなるサイドウオール１５を形成す
る。
チバックしてダミーポリシリコン９を頭出しして、酸化
シリコンｗＡ１４からなるサイドウオール１５を形成す
る。
つぎに第２図（ｅ）に示すように、硼素イオンを加速エ
ネルギー３０ｋｅＶ、注入量（ドース）５×ｌＱ１５ｃ
ｍ−２注入してＰ＋型ソース−ドレイン６を形成する。
ネルギー３０ｋｅＶ、注入量（ドース）５×ｌＱ１５ｃ
ｍ−２注入してＰ＋型ソース−ドレイン６を形成する。
つぎに第２図（ｆ）に示すように、酸化シリコン膜１６
を形成する。
を形成する。
つぎに第２図（ｇ）に示すように、ダミーポリシリコン
９の直上の酸化シリコン膜１６を選択エツチングする。
９の直上の酸化シリコン膜１６を選択エツチングする。
引続いて第２図（ｈ）に示すように、ダミーポリシリコ
ン９を自己整合的にエツチングして、硼素イオンを加速
エネルギー３０ｋｅＶ、注入量５Ｘ １０ ｌＳｃ ｍ
”２注入してＰ型ベース１０を形成する。
ン９を自己整合的にエツチングして、硼素イオンを加速
エネルギー３０ｋｅＶ、注入量５Ｘ １０ ｌＳｃ ｍ
”２注入してＰ型ベース１０を形成する。
さらに第２Ｑ？Ｉ（ｉ）に示すように、厚さ１０００〜
３０００人のポリシリコン層を堆積し、砒素イオンを加
速エネルギー５０ｋｅＶ、注入量１×１０１６ｃｍ−２
注入して選択エツチングして、エミッタポリシリコン１
７とＮ＋型エミッタ１１とを形成する。
３０００人のポリシリコン層を堆積し、砒素イオンを加
速エネルギー５０ｋｅＶ、注入量１×１０１６ｃｍ−２
注入して選択エツチングして、エミッタポリシリコン１
７とＮ＋型エミッタ１１とを形成する。
最後に第１図（ｂ）に示すように、眉間絶縁膜２１を形
成し、アルミ配線１８を形成して、ＢｔＣＭＯ３集積回
路が完成する。
成し、アルミ配線１８を形成して、ＢｔＣＭＯ３集積回
路が完成する。
本発明のＢ ｉ ＣＭＯ５集積回路は、ＬＤＤ構造を有
するＭＯＳＦＥＴのドレインと、ダミーポリシリコンを
用いて自己整合的に形成されたＮＰＮバイポーラトラン
ジスタのベースとが共通となっているので、半導体基板
上の占有面積を著しく小さくすることができる。
するＭＯＳＦＥＴのドレインと、ダミーポリシリコンを
用いて自己整合的に形成されたＮＰＮバイポーラトラン
ジスタのベースとが共通となっているので、半導体基板
上の占有面積を著しく小さくすることができる。
これにより、集積度が極めて大きく、高速動作が可能な
、Ｂ ｉ ＣＭＯ３集積回路を得ることができた。
、Ｂ ｉ ＣＭＯ３集積回路を得ることができた。
第１図（ａ）は本発明の一実施例を示す平面図、第１図
（ｂ）は第１図（ａ＞のＡ−Ｂ断面図、第１図（ｃ）は
第１図（Ｃ）は第１図（ａ）の等価回路図、第２図（ａ
）〜（ｉ）は本発明の一実施例を製造工程順に示す断面
図、第３図（ａ＞、（ｂ）は従来技術によるＢ ｉ Ｃ
ＭＯ３集積回路の製造方法を示す断面図、第３図（ｃ）
は従来技術によるＢｉＣＭＯＳ！Ｎ回路の平面図である
。 １・・・Ｐ型シリコン基板、２・・・Ｎ“型埋込層、３
・・・Ｐウェル、４・・・Ｎ型エピタキシャル層、５・
・・Ｎ“型コレクタ、６・・・Ｐ１型ソース−ドレイン
、６ａ・・・Ｐ＋型ベース、７・・・ゲート酸化膜、８
・・・ゲートポリシリコン、９・・・ダミーポリシリコ
ン、１０・・・Ｐ型ベース、１１・・・Ｎ＋型エミッタ
、１２・・・フィールド酸化膜、１３・・・ＬＤＤＰ型
層、１４・・・酸化シリコン膜、１５・・・ＬＤＤ用サ
ビサイドウオール６・・・酸化シリコン族、１７・・・
エミッタポリシリコン、１８・・・アルミ配線、１９・
・・Ｎ“型ソース−ドレイン、２０・・・Ｎ＋型コレク
タ、２１・・・層間絶縁膜° 代私
弁理士内原 音部１図 第２図
（ｂ）は第１図（ａ＞のＡ−Ｂ断面図、第１図（ｃ）は
第１図（Ｃ）は第１図（ａ）の等価回路図、第２図（ａ
）〜（ｉ）は本発明の一実施例を製造工程順に示す断面
図、第３図（ａ＞、（ｂ）は従来技術によるＢ ｉ Ｃ
ＭＯ３集積回路の製造方法を示す断面図、第３図（ｃ）
は従来技術によるＢｉＣＭＯＳ！Ｎ回路の平面図である
。 １・・・Ｐ型シリコン基板、２・・・Ｎ“型埋込層、３
・・・Ｐウェル、４・・・Ｎ型エピタキシャル層、５・
・・Ｎ“型コレクタ、６・・・Ｐ１型ソース−ドレイン
、６ａ・・・Ｐ＋型ベース、７・・・ゲート酸化膜、８
・・・ゲートポリシリコン、９・・・ダミーポリシリコ
ン、１０・・・Ｐ型ベース、１１・・・Ｎ＋型エミッタ
、１２・・・フィールド酸化膜、１３・・・ＬＤＤＰ型
層、１４・・・酸化シリコン膜、１５・・・ＬＤＤ用サ
ビサイドウオール６・・・酸化シリコン族、１７・・・
エミッタポリシリコン、１８・・・アルミ配線、１９・
・・Ｎ“型ソース−ドレイン、２０・・・Ｎ＋型コレク
タ、２１・・・層間絶縁膜° 代私
弁理士内原 音部１図 第２図
Claims (1)
- ＰチャネルＭＯＳＦＥＴのドレイン層とＮＰＮバイポ
ーラトランジスタのＰ型ベース層とを共通とする、前記
ＭＯＳＦＥＴのゲート酸化膜とポリシリコンゲート電極
とを形成するときに、前記トランジスタのエミッタ形成
予定領域に、ゲート酸化膜とダミーポリシリコンとを形
成し、前記ダミーポリシリコンを除去して形成した開口
部を通して、選択的に前記トランジスタのＰ型ベース層
とＮ＾＋型エミッタ層とを形成することを特徴とするＢ
ｉＣＭＯＳ集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2079867A JP2936632B2 (ja) | 1990-03-28 | 1990-03-28 | ＢｉＣＭＯＳ集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2079867A JP2936632B2 (ja) | 1990-03-28 | 1990-03-28 | ＢｉＣＭＯＳ集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03278567A true JPH03278567A (ja) | 1991-12-10 |
| JP2936632B2 JP2936632B2 (ja) | 1999-08-23 |
Family
ID=13702160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2079867A Expired - Lifetime JP2936632B2 (ja) | 1990-03-28 | 1990-03-28 | ＢｉＣＭＯＳ集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2936632B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000353751A (ja) * | 1999-04-08 | 2000-12-19 | Denso Corp | 半導体装置およびそれを用いた回路装置、比較回路、発信回路 |
| CN114530371A (zh) * | 2021-11-26 | 2022-05-24 | 上海华力集成电路制造有限公司 | 金属栅制造方法 |
-
1990
- 1990-03-28 JP JP2079867A patent/JP2936632B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000353751A (ja) * | 1999-04-08 | 2000-12-19 | Denso Corp | 半導体装置およびそれを用いた回路装置、比較回路、発信回路 |
| CN114530371A (zh) * | 2021-11-26 | 2022-05-24 | 上海华力集成电路制造有限公司 | 金属栅制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2936632B2 (ja) | 1999-08-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS62155553A (ja) | バイポ−ラ・トランジスタとｃｍｏｓトランジスタの同時製造方法 | |
| JPS6080267A (ja) | 半導体集積回路装置の製造方法 | |
| JPH0366133A (ja) | ベース接点が垂直な浅いトレンチ型バイポーラ・トランジスタを有するＢｉＣＭＯＳ集積回路 | |
| JP3097092B2 (ja) | Ｂｉ―ＣＭＯＳ集積回路およびその製造方法 | |
| JPH03278567A (ja) | ＢｉＣＭＯＳ集積回路の製造方法 | |
| JP3443069B2 (ja) | 半導体装置の製造方法 | |
| JP3153358B2 (ja) | 半導体装置の製造方法 | |
| JP2982420B2 (ja) | 半導体集積回路装置 | |
| JP2528926B2 (ja) | 半導体装置およびその製造方法 | |
| US5258644A (en) | Semiconductor device and method of manufacture thereof | |
| JPS63244768A (ja) | バイポーラ―ｃｍｏｓ半導体装置の製造方法 | |
| JPH0365024B2 (ja) | ||
| JPH045851A (ja) | 半導体装置の製造方法 | |
| JP2616809B2 (ja) | 半導体装置 | |
| JPS6286752A (ja) | 半導体集積回路の製造方法 | |
| JPH03105963A (ja) | 半導体装置のデバイス構造 | |
| JPS6362263A (ja) | 半導体装置の製造方法 | |
| Dwivedi et al. | Process Architecture and Simulation of a BiCMOS IC Technology | |
| KR100321700B1 (ko) | 래치업방지를 위한 소자분리막을 갖는 합체된 바이폴라 트랜지스터와 모스트랜지스터 | |
| JPH0638472B2 (ja) | 半導体装置の製造方法 | |
| JPS63181365A (ja) | 半導体装置の製造方法 | |
| JPS6318662A (ja) | 集積回路装置 | |
| JPS632365A (ja) | 半導体集積回路の製造方法 | |
| JPH02162760A (ja) | 半導体集積回路 | |
| JPS63211748A (ja) | 半導体装置の製造方法 |