JPS6318662A - 集積回路装置 - Google Patents
集積回路装置Info
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- JPS6318662A JPS6318662A JP61163335A JP16333586A JPS6318662A JP S6318662 A JPS6318662 A JP S6318662A JP 61163335 A JP61163335 A JP 61163335A JP 16333586 A JP16333586 A JP 16333586A JP S6318662 A JPS6318662 A JP S6318662A
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- JP
- Japan
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- channel
- channel mos
- type
- transistor
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/858—Complementary IGFETs, e.g. CMOS comprising a P-type well but not an N-type well
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、コンプリメンタリＭＯＳ型集積回路装置（
以下ではＣＭＯＳＩＣと称する）に関し、特にチャンネ
ル部の改良に関するものである。
以下ではＣＭＯＳＩＣと称する）に関し、特にチャンネ
ル部の改良に関するものである。
［発明の概要］
この発明は、ＣＭＯＳＩＣにおいて、Ｎチャンネル及び
ＰチャンネルＭＯＳ型トランジスタのチャンネル幅をほ
ぼ等しくすると共に、ＰチャンネルＭＯＳ型トランジス
タのチャンネル長をＮチャンネルＭＯＳ型トランジスタ
のそれより短くしたことにより高果植化及び高速化を図
ったものである。
ＰチャンネルＭＯＳ型トランジスタのチャンネル幅をほ
ぼ等しくすると共に、ＰチャンネルＭＯＳ型トランジス
タのチャンネル長をＮチャンネルＭＯＳ型トランジスタ
のそれより短くしたことにより高果植化及び高速化を図
ったものである。
［従来の技術］
一般に、ＣＭＯＳＩＣは、半導体基板の表面にＮチャン
ネル及びＰチャンネルＭＯＳ型トランジスタを形成し、
これらのトランジスタをインへ−タを構成すべく接続し
たものである。このようなインバータ構成にあっては、
雑音余裕度を最大にすると共に両トランジスタでターン
オン時間、ターンオフ時間等を近似させるのが望ましい
、そこで、従来は、ＮチャンネルＭＯＳ型トランジスタ
のチャンネルコンダクタンスβｎとＰチャンネルＭＯＳ
型トランジスタのチャンネルコンダクタンスβｐとの比
βＲ＝ βｎ／ １３ ｐ を１にするようにしていた
。
ネル及びＰチャンネルＭＯＳ型トランジスタを形成し、
これらのトランジスタをインへ−タを構成すべく接続し
たものである。このようなインバータ構成にあっては、
雑音余裕度を最大にすると共に両トランジスタでターン
オン時間、ターンオフ時間等を近似させるのが望ましい
、そこで、従来は、ＮチャンネルＭＯＳ型トランジスタ
のチャンネルコンダクタンスβｎとＰチャンネルＭＯＳ
型トランジスタのチャンネルコンダクタンスβｐとの比
βＲ＝ βｎ／ １３ ｐ を１にするようにしていた
。
すなわち、コンダクタンスβｎ及びβ、は、次の（＋）
及び（２）式でそれぞれ表わされる。
及び（２）式でそれぞれ表わされる。
ここで、壓ｅｅ［ｆは電子の実効移動度、ＣＯＸはゲー
ト絶縁膜の単位面積当りの静電容量、ＷｎはＮチャンネ
ルの幅、ＬｎはＮチャンネルの長さ。
ト絶縁膜の単位面積当りの静電容量、ＷｎはＮチャンネ
ルの幅、ＬｎはＮチャンネルの長さ。
ｊＬｈｅｆｔはホールの実効移動度、ＷｐはＰチャンネ
ルの幅、Ｌ、はＰチャンネルの長さである。
ルの幅、Ｌ、はＰチャンネルの長さである。
上記（１）及び（２）式において、電子の実効移動度ル
ｅｅＬＩは、ホールの実効移動度ｇｈｅｌｆより２〜３
倍大きい。そこで、この差をキャンセルしてβ、＝βｐ
とするために、従来は、チャンネル長Ｌ０及びり、をほ
ぼ等しくすると共に、Ｐチャンネル幅Ｗ、をＮチャンネ
ル幅Ｗ。より２〜３倍大きく設定していた。
ｅｅＬＩは、ホールの実効移動度ｇｈｅｌｆより２〜３
倍大きい。そこで、この差をキャンセルしてβ、＝βｐ
とするために、従来は、チャンネル長Ｌ０及びり、をほ
ぼ等しくすると共に、Ｐチャンネル幅Ｗ、をＮチャンネ
ル幅Ｗ。より２〜３倍大きく設定していた。
［発明が解決しようとする問題点〕
上記した従来技術によると、Ｗ、がＷ。の２〜３倍であ
るため、ＰチャンネルＭＯＳ型トランジスタの寸法は、
ＮチャンネルＭＯＳ型トランジスタのそれに比へて２〜
３倍となり、高集積化の妨げになっていた。また、Ｐチ
ャンネルＭＯＳ型トランジスタの寸法が大きいことは、
該トランジスタの寄生容量が大きいことを意味するので
、高速化の妨げにもなっていた。
るため、ＰチャンネルＭＯＳ型トランジスタの寸法は、
ＮチャンネルＭＯＳ型トランジスタのそれに比へて２〜
３倍となり、高集積化の妨げになっていた。また、Ｐチ
ャンネルＭＯＳ型トランジスタの寸法が大きいことは、
該トランジスタの寄生容量が大きいことを意味するので
、高速化の妨げにもなっていた。
ところで、リングラフィ技術の進歩により、加工回走な
寸法はサブミクロンの領域まで拡大してきているのが現
状である。そこで、このような微細加工技術を用いてＮ
チャンネルＭＯＳ型トランジスタを微細化することによ
り高速・高集積化を達成可を七であるが、Ｎチャンネル
ＭＯＳ型トランジスタについては、 ５ ［Ｖ］の単
一電源の使用を前提にすると、実効的なチャンネル長を
０．８［ｕＬｍ］より小さくするのは困難である。これ
は、チャンネル長を短くすると、ドレイン近傍の電界集
中によりホットエレクトロンがゲート絶縁膜に注入され
、トランジスタ特性を劣化させるからである。
寸法はサブミクロンの領域まで拡大してきているのが現
状である。そこで、このような微細加工技術を用いてＮ
チャンネルＭＯＳ型トランジスタを微細化することによ
り高速・高集積化を達成可を七であるが、Ｎチャンネル
ＭＯＳ型トランジスタについては、 ５ ［Ｖ］の単
一電源の使用を前提にすると、実効的なチャンネル長を
０．８［ｕＬｍ］より小さくするのは困難である。これ
は、チャンネル長を短くすると、ドレイン近傍の電界集
中によりホットエレクトロンがゲート絶縁膜に注入され
、トランジスタ特性を劣化させるからである。
一方、電源電圧を５［Ｖ］以下に低く設定することも提
案されており、メモリデバイスにあっては内部電源電圧
発生回路をチップ内に搭載した例も発表されている。し
かし、ランダムロジックにあっては、′ｉｉ源電圧電圧
く設定すると、ドライブ能力が大幅に低下し、この低下
がそのまま動作速度等の性能の大幅な低下につながるた
め、電源電圧を低下させるのは得策でない。
案されており、メモリデバイスにあっては内部電源電圧
発生回路をチップ内に搭載した例も発表されている。し
かし、ランダムロジックにあっては、′ｉｉ源電圧電圧
く設定すると、ドライブ能力が大幅に低下し、この低下
がそのまま動作速度等の性能の大幅な低下につながるた
め、電源電圧を低下させるのは得策でない。
［問題点を解決するための手段］
この発明の目的は、電源電圧を低下させることなく高速
・高集積化を達成することにある。
・高集積化を達成することにある。
この発明は、ＣＭＯＳＩＣにおいて、Ｎチャンネル及び
ＰチャンネルＭＯＳ型トランジスタのチャンネル幅をほ
ぼ等しくすると共に、ＰチャンネルＭＯ３型ｌ・ランジ
スタのチャンネル長をＮチャンネルＭＯＳ型トランジス
タのそれより短くしたことを特徴とするものである。な
お、この明細書において、ＭＯ５型トランジスタとは、
絶縁ゲート型電界効果トランジスタを意味するものとす
る。
ＰチャンネルＭＯＳ型トランジスタのチャンネル幅をほ
ぼ等しくすると共に、ＰチャンネルＭＯ３型ｌ・ランジ
スタのチャンネル長をＮチャンネルＭＯＳ型トランジス
タのそれより短くしたことを特徴とするものである。な
お、この明細書において、ＭＯ５型トランジスタとは、
絶縁ゲート型電界効果トランジスタを意味するものとす
る。
［作 用］
この発明の構成によれば、ＰチャンネルＭＯＳ型トラン
ジスタの寸法は、ＮチャンネルＭＯＳ型トランジスタの
それより小さくなるので、ＣＭＯＳＩＣの集積度を飛躍
的に向上させることができる。すなわち、従来の０ＭＯ
３ＩＣでは、前述したようにＮチャンネルＭＯＳ型トラ
ンジスタの寸法が特性劣化防止の観点から制約されるこ
とがら集積度の向上がほぼ限界に達していたのであるが
、この発明は、かかる限界の突破を回走としたものであ
る。
ジスタの寸法は、ＮチャンネルＭＯＳ型トランジスタの
それより小さくなるので、ＣＭＯＳＩＣの集積度を飛躍
的に向上させることができる。すなわち、従来の０ＭＯ
３ＩＣでは、前述したようにＮチャンネルＭＯＳ型トラ
ンジスタの寸法が特性劣化防止の観点から制約されるこ
とがら集積度の向上がほぼ限界に達していたのであるが
、この発明は、かかる限界の突破を回走としたものであ
る。
特に、ＰチャンネルＭＯＳ型トランジスタは、Ｎチャン
ネルＭＯ５５）ランジスタに比べてホットキャリヤによ
る特性劣化が起こりにくく、例えば５［■］主電源使用
する場合には実効チャンネル長を０．５［、ｗｍ］程度
にしても信頼性に支障がないことがわかっている。従っ
て、従来の０ＭＯ５ＩＣにおいてＮチャンネルＭＯ３型
トランジスタの実効チャンネル長を ０．８［ｇｍｌ、
チャンネル幅をＡ［ｇｍｌとすると、ＰチャンネルＭＯ
Ｓ型トランジスタのチャンネル面積は例えば０．８Ｘ
２ Ａ［ｇｍ２］ となるのに対し、この発明のＣＭ
ＯＳＩＣにあっては、Ｎチャンネル部を従来と同一寸法
とすればＰチャンネル部の面積は０．５Ｘ Ａ［ｇｍ２
］ となり、大幅な寸法減少が可能となる。
ネルＭＯ５５）ランジスタに比べてホットキャリヤによ
る特性劣化が起こりにくく、例えば５［■］主電源使用
する場合には実効チャンネル長を０．５［、ｗｍ］程度
にしても信頼性に支障がないことがわかっている。従っ
て、従来の０ＭＯ５ＩＣにおいてＮチャンネルＭＯ３型
トランジスタの実効チャンネル長を ０．８［ｇｍｌ、
チャンネル幅をＡ［ｇｍｌとすると、ＰチャンネルＭＯ
Ｓ型トランジスタのチャンネル面積は例えば０．８Ｘ
２ Ａ［ｇｍ２］ となるのに対し、この発明のＣＭ
ＯＳＩＣにあっては、Ｎチャンネル部を従来と同一寸法
とすればＰチャンネル部の面積は０．５Ｘ Ａ［ｇｍ２
］ となり、大幅な寸法減少が可能となる。
また、このような寸法減少に伴って寄生容量が減少する
ことと、５［ｖ］主電源使用可能であることとによって
高速化も達成される。
ことと、５［ｖ］主電源使用可能であることとによって
高速化も達成される。
その上、前掲の（１）及び（２）式から明らかなように
、Ｐチャンネル長ＬｐをＮチャンネル長Ｌｎの１７２〜
１／３に設定すれば、Ｐチャンネル幅ＷｐをＮチャンネ
ルｌ′ｌｃ ｗ ｎの２〜３倍に設定したのと同等の効
果（βＲをほぼ１とする効果）を得ることができ１両ト
ランジスタの特性をそろえることができる。
、Ｐチャンネル長ＬｐをＮチャンネル長Ｌｎの１７２〜
１／３に設定すれば、Ｐチャンネル幅ＷｐをＮチャンネ
ルｌ′ｌｃ ｗ ｎの２〜３倍に設定したのと同等の効
果（βＲをほぼ１とする効果）を得ることができ１両ト
ランジスタの特性をそろえることができる。
［実施例］
第１図乃至第５図は、この発明の一実施例によるＣＭＯ
ＳＩＣの製法を示すもので、各々の図番に対応する工程
（１）〜（５）を順次に説明する。
ＳＩＣの製法を示すもので、各々の図番に対応する工程
（１）〜（５）を順次に説明する。
（１）不純物濃度５ Ｘ １０１４〜Ｉ Ｘ １．０１
６［ｃａ＋−’］、面方位（１００）のＮ型シリコンか
らなる半導体基板１０の表面を熱酸化して０．１〜１［
ｇＩＩｌの厚さのシリコンオキサイド膜１２を形成した
後、その上に所望のウェル領域に対応するパターンでレ
ジスト層Ｉ４を形成する。そして、レジスト層１４をマ
スクとしてシリコンオキサイド膜１２を選択的にエッチ
することにより基板表面のウェル領域配置部を露９させ
る。この後、ウェル領域を形成すべくレジスト層］４及
びシリコンオキサイド膜１２をマスクとして基板表面に
ポロンイオンを選択的に注入する。
６［ｃａ＋−’］、面方位（１００）のＮ型シリコンか
らなる半導体基板１０の表面を熱酸化して０．１〜１［
ｇＩＩｌの厚さのシリコンオキサイド膜１２を形成した
後、その上に所望のウェル領域に対応するパターンでレ
ジスト層Ｉ４を形成する。そして、レジスト層１４をマ
スクとしてシリコンオキサイド膜１２を選択的にエッチ
することにより基板表面のウェル領域配置部を露９させ
る。この後、ウェル領域を形成すべくレジスト層］４及
びシリコンオキサイド膜１２をマスクとして基板表面に
ポロンイオンを選択的に注入する。
（２）次に、高温熱処理により、注入イオンをドライブ
イン（拡散）してＰ型ウェル領域１６を形成する。そし
て、レジスト層１４及びシリコンオキサイド膜１２を除
去した後、基板表面を熱酸化して２０〜１００ ｒｎａ
ｌ の厚さのシリコンオキサイドＰ１２１８を形成する
０次に、ＣＶＤ （ケミカル・ベーパー・デポジション
）法によりシリコンオキサイド１ｌＱＩ８の上にシリコ
ンナイトライド（Ｓｉ３Ｎａ） １ｌＱ２０を形成した
後、この膜２０を所望のアクティブ領域に対応するパタ
ーンのレジスト層２２Ａ及び２２Ｂをマスクとして選択
的にエッチすることにより該パターンに対応したシリコ
ンナイトランド膜２ＯＡ及び２０Ｂを残存させる。この
後、必要に応じてフィールド領域のしきい値電圧を高め
るべく基板表面にポロンイオン等を注入してもよい。
イン（拡散）してＰ型ウェル領域１６を形成する。そし
て、レジスト層１４及びシリコンオキサイド膜１２を除
去した後、基板表面を熱酸化して２０〜１００ ｒｎａ
ｌ の厚さのシリコンオキサイドＰ１２１８を形成する
０次に、ＣＶＤ （ケミカル・ベーパー・デポジション
）法によりシリコンオキサイド１ｌＱＩ８の上にシリコ
ンナイトライド（Ｓｉ３Ｎａ） １ｌＱ２０を形成した
後、この膜２０を所望のアクティブ領域に対応するパタ
ーンのレジスト層２２Ａ及び２２Ｂをマスクとして選択
的にエッチすることにより該パターンに対応したシリコ
ンナイトランド膜２ＯＡ及び２０Ｂを残存させる。この
後、必要に応じてフィールド領域のしきい値電圧を高め
るべく基板表面にポロンイオン等を注入してもよい。
（３）次に、レジスト層２２Ａ及びシリコンナイトライ
ド膜２０Ａの積層と、レジスト層２２Ｂ及びシリコンナ
イトライド膜２０Ｂの積層とをマスクとしてフィールド
領域を選択的に酸化して０．４〜１．０［牌］１の厚さ
のフィールドオキサイド膜２４を形成する。そして、レ
ジスト層２２Ａ及び２２Ｂ並びにシリコンナイトライド
膜２ＯＡ及び２０Ｂを除去した後、その除去部に対応す
るアクティブ領域配置部を酸化して１０〜１００ ［ｎ
ｍ］の厚さのゲートオキサイド膜２６Ａ及び２６Ｂを形
成する。この後、必要に応じてトランジスタのしきい値
電圧やパンチスルー電圧を調整すべく基板表面に不純物
イオンを注入してもよい。
ド膜２０Ａの積層と、レジスト層２２Ｂ及びシリコンナ
イトライド膜２０Ｂの積層とをマスクとしてフィールド
領域を選択的に酸化して０．４〜１．０［牌］１の厚さ
のフィールドオキサイド膜２４を形成する。そして、レ
ジスト層２２Ａ及び２２Ｂ並びにシリコンナイトライド
膜２ＯＡ及び２０Ｂを除去した後、その除去部に対応す
るアクティブ領域配置部を酸化して１０〜１００ ［ｎ
ｍ］の厚さのゲートオキサイド膜２６Ａ及び２６Ｂを形
成する。この後、必要に応じてトランジスタのしきい値
電圧やパンチスルー電圧を調整すべく基板表面に不純物
イオンを注入してもよい。
（４）次に、基板上全面にポリシリコン又はポリサイド
（ポリシリコン及びシリサイドの積層）を被着した後、
その被着層を所望のゲート・配線パターンに従ってパタ
ーニングすることによりＮチャンネル用のゲート電極層
２８Ａ及びＰチャンネル用のゲート電極層２８Ｂを形成
する。このとき、ゲート電極層２８Ａ及び２８Ｂの幅は
互いに等しくすると共に、ゲート電極層２８Ａの長さＬ
ＧＮは約１．０［終１１とし、ゲート電極層２８Ｂの長
さＬＧＰは約０．６［μｍ］とすることができる。
（ポリシリコン及びシリサイドの積層）を被着した後、
その被着層を所望のゲート・配線パターンに従ってパタ
ーニングすることによりＮチャンネル用のゲート電極層
２８Ａ及びＰチャンネル用のゲート電極層２８Ｂを形成
する。このとき、ゲート電極層２８Ａ及び２８Ｂの幅は
互いに等しくすると共に、ゲート電極層２８Ａの長さＬ
ＧＮは約１．０［終１１とし、ゲート電極層２８Ｂの長
さＬＧＰは約０．６［μｍ］とすることができる。
この後、ゲート電極層２８Ａ及びその下のオキサイド膜
の積層とフィールドオキサイド膜２４とをマスクとして
選択的なリン（又はヒ素）イオン注入処理を行なうこと
によりＮ型ンース領域３０及びＮ型ドレイン領域３２を
形成する。この結果、上記のようにゲート長Ｌａｓ’＝
１．０ ［、ｉ、ｍｌとしたときは、実効的なＮチャン
ネル長し。ｅ＋ｆ’＝ ０．８ ［ルコ１が得られる
。なお、Ｎ型ドレイン領域３２は、ドレイン近傍の電界
集中を緩和してゲートオキサイド膜２６Ａへのホットエ
レクトロン注入を抑えるために設けられるもので、一般
にＬ Ｄ Ｄ （ＬｉｇｈｔｌｒＤｏｐｅｄ Ｄｒａｉ
ｎ）と称されるもノテある。
の積層とフィールドオキサイド膜２４とをマスクとして
選択的なリン（又はヒ素）イオン注入処理を行なうこと
によりＮ型ンース領域３０及びＮ型ドレイン領域３２を
形成する。この結果、上記のようにゲート長Ｌａｓ’＝
１．０ ［、ｉ、ｍｌとしたときは、実効的なＮチャン
ネル長し。ｅ＋ｆ’＝ ０．８ ［ルコ１が得られる
。なお、Ｎ型ドレイン領域３２は、ドレイン近傍の電界
集中を緩和してゲートオキサイド膜２６Ａへのホットエ
レクトロン注入を抑えるために設けられるもので、一般
にＬ Ｄ Ｄ （ＬｉｇｈｔｌｒＤｏｐｅｄ Ｄｒａｉ
ｎ）と称されるもノテある。
次に、ゲート電極層２８Ｂ及びその下のオキサイド膜の
植層とフィールドオキサイド膜２４とをマスクとして選
択的なポロンイオン注入処理を行なうことによりＰ′型
ソース領域３４及びＰ°型トドレイン領域３６形成する
。この結果、上記のようにゲート長Ｌ６ｐ’、 ０．
８ ［ル層Ｊとしたときは、実効的なＰチャンネル長Ｌ
ｐｅｒｆ’＝ ０．４［μｍ］が得られる。この後、
ＣＶＤ法等により基板上全面にシリコンオキサイドを堆
積してから反応性イオンエツチング等の異方性エツチン
グを実施することによりゲート電極層２８Ａの両側にサ
イドスペーサ３８ａ及び３８ｂを形成すると共にゲート
電極層２８Ｂの両側にサイドスペーサ３８ｃ及び３８ｄ
を形成する。
植層とフィールドオキサイド膜２４とをマスクとして選
択的なポロンイオン注入処理を行なうことによりＰ′型
ソース領域３４及びＰ°型トドレイン領域３６形成する
。この結果、上記のようにゲート長Ｌ６ｐ’、 ０．
８ ［ル層Ｊとしたときは、実効的なＰチャンネル長Ｌ
ｐｅｒｆ’＝ ０．４［μｍ］が得られる。この後、
ＣＶＤ法等により基板上全面にシリコンオキサイドを堆
積してから反応性イオンエツチング等の異方性エツチン
グを実施することによりゲート電極層２８Ａの両側にサ
イドスペーサ３８ａ及び３８ｂを形成すると共にゲート
電極層２８Ｂの両側にサイドスペーサ３８ｃ及び３８ｄ
を形成する。
（５）次に、サイドスペーサ３８ａ及び３８ｂを含むゲ
ート部とフィールドオキサイド膜２４とをマスクとして
選択的なリン（又はヒ素）イオン注入処理を行なうこと
によりＮ°°ソース領域４０及びＮ゛ドレイン領域４２
を形成する。そして、公知の方法により基板上面に層間
絶縁膜４４を形成した後、ソース領域３４、ドレイン領
域３６、ソース領域４０、トレイン領域４２等にそれぞ
れ対応したコンタクト孔を層間絶縁［４４に設けてから
配線用金属を被着し、パターニングすることによりソー
ス配線層４６、ドレイン配線層４８、ソース配線層５０
等を図示のように形成する。この後は、基板上面に表面
保護膜５２を形成する。
ート部とフィールドオキサイド膜２４とをマスクとして
選択的なリン（又はヒ素）イオン注入処理を行なうこと
によりＮ°°ソース領域４０及びＮ゛ドレイン領域４２
を形成する。そして、公知の方法により基板上面に層間
絶縁膜４４を形成した後、ソース領域３４、ドレイン領
域３６、ソース領域４０、トレイン領域４２等にそれぞ
れ対応したコンタクト孔を層間絶縁［４４に設けてから
配線用金属を被着し、パターニングすることによりソー
ス配線層４６、ドレイン配線層４８、ソース配線層５０
等を図示のように形成する。この後は、基板上面に表面
保護膜５２を形成する。
上記した一連の工程によれば、Ｐ型ウェル領域１６内に
形成されたＮチャンネルＭＯＳ型トランジスタと、Ｐ型
ウェル領域１６の近傍のＮ型表面部分に形成されたＰチ
ャンネルＭＯＳ型トランジスタとを含むＣＭＯＳＩＣが
得られる。
形成されたＮチャンネルＭＯＳ型トランジスタと、Ｐ型
ウェル領域１６の近傍のＮ型表面部分に形成されたＰチ
ャンネルＭＯＳ型トランジスタとを含むＣＭＯＳＩＣが
得られる。
このようなＣＭＯＳＩＣにあっては、ゲート長Ｌｃｐを
ゲート長ＬＧＨ＋／２〜１／３に設定することで容易に
コンダクタンス比βＲを１にすることができる。従って
、雑音余裕度が大きく且つスイッチング性能が良好なイ
ンバータを実現することかでざる。
ゲート長ＬＧＨ＋／２〜１／３に設定することで容易に
コンダクタンス比βＲを１にすることができる。従って
、雑音余裕度が大きく且つスイッチング性能が良好なイ
ンバータを実現することかでざる。
［発明の効果］
以上のように、この発明によれば、ＰチャンネルＭＯＳ
型トランジスタの寸法をＮチャンネルＭＯＳ型トランジ
スタのそれより減少させるようにしたので、高速且つ高
集積度のＣＭＯＳＩＣを実現できる効果がある。また、
両トランジスタの特性をそろえるのが容易であること、
電源電圧を低下させなくてよいことなどの利点もある。
型トランジスタの寸法をＮチャンネルＭＯＳ型トランジ
スタのそれより減少させるようにしたので、高速且つ高
集積度のＣＭＯＳＩＣを実現できる効果がある。また、
両トランジスタの特性をそろえるのが容易であること、
電源電圧を低下させなくてよいことなどの利点もある。
第１図乃至第５図は、この発明の一実施例によるＣＭＯ
ＳＩＣの製法を示す基板断面図である。 １０・・・半導体基板、２４・・・フィールドオキサイ
ド月々、２１３Ａ 、 ２８Ｂ・・・ゲートオキサイド
膜、２８Ａ。 ２８Ｂ・・・ゲート電極層、３０・・・Ｎ型ソース領域
、３２・・・Ｎ型ドレイン領域、３４・・・Ｐ・型ソー
ス領域、３Ｇ・・・Ｐ・型ドレイン領域、４０・・・Ｎ
・型ソース領域、４２・・・Ｎ°型ドレイン争城、４４
・・・層間絶縁層、４８．５０・・・ソース配線層、４
８・・・ドレイン配線層。
ＳＩＣの製法を示す基板断面図である。 １０・・・半導体基板、２４・・・フィールドオキサイ
ド月々、２１３Ａ 、 ２８Ｂ・・・ゲートオキサイド
膜、２８Ａ。 ２８Ｂ・・・ゲート電極層、３０・・・Ｎ型ソース領域
、３２・・・Ｎ型ドレイン領域、３４・・・Ｐ・型ソー
ス領域、３Ｇ・・・Ｐ・型ドレイン領域、４０・・・Ｎ
・型ソース領域、４２・・・Ｎ°型ドレイン争城、４４
・・・層間絶縁層、４８．５０・・・ソース配線層、４
８・・・ドレイン配線層。
Claims (1)
- 半導体基板の表面にＮチャンネルＭＯＳ型トランジスタ
及びＰチャンネルＭＯＳ型トランジスタを形成し、これ
らのトランジスタをインバータを構成すべく接続してな
る集積回路装置において、前記両トランジスタのチャン
ネル幅をほぼ等しくすると共に、前記ＰチャンネルＭＯ
Ｓ型トランジスタのチャンネル長を前記ＮチャンネルＭ
ＯＳ型トランジスタのそれより短くしたことを特徴とす
る集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61163335A JPS6318662A (ja) | 1986-07-11 | 1986-07-11 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61163335A JPS6318662A (ja) | 1986-07-11 | 1986-07-11 | 集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6318662A true JPS6318662A (ja) | 1988-01-26 |
Family
ID=15771904
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61163335A Pending JPS6318662A (ja) | 1986-07-11 | 1986-07-11 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6318662A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08321557A (ja) * | 1995-05-24 | 1996-12-03 | Nec Corp | Ｃｍｏｓ半導体装置の製造方法 |
| WO2023105679A1 (ja) * | 2021-12-08 | 2023-06-15 | 株式会社ソシオネクスト | Ｅｓｄ保護回路 |
-
1986
- 1986-07-11 JP JP61163335A patent/JPS6318662A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08321557A (ja) * | 1995-05-24 | 1996-12-03 | Nec Corp | Ｃｍｏｓ半導体装置の製造方法 |
| WO2023105679A1 (ja) * | 2021-12-08 | 2023-06-15 | 株式会社ソシオネクスト | Ｅｓｄ保護回路 |
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