JPH03280441A - 半導体装置 - Google Patents

半導体装置

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JPH03280441A
JPH03280441A JP2078823A JP7882390A JPH03280441A JP H03280441 A JPH03280441 A JP H03280441A JP 2078823 A JP2078823 A JP 2078823A JP 7882390 A JP7882390 A JP 7882390A JP H03280441 A JPH03280441 A JP H03280441A
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JP
Japan
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bonding pads
area
memory cell
bonding
chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2078823A
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English (en)
Inventor
Mitsuhiro Aono
光弘 青野
Yuji Inoue
井上　祐治
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
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Publication of JPH03280441A publication Critical patent/JPH03280441A/ja
Pending legal-status Critical Current

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  • Wire Bonding (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明はボンディングパッドによりチップと外部との接
続を行う半導体装置に関する。
（従来の技術） 通常半導体集積回路チップにはメモリセル部周辺回路部
等の周辺に円形および正方形を組み合わせた形状のボン
ディングパッドが複数個配置されそれぞれのボンディン
グパッドは引出し配線を有し集積回路チップの保護の為
に形成された絶縁性保護膜の窓から外面に露出し電気的
接続を可能としている。
近年集積回路の高集積化に伴いメモリセル部の面積が増
し全体のチップ面積は大きくなる。これにより半導体集
積回路チップを接続するパッケージも大きくなる。パッ
ケージが大きくなることにより実装デザインの変更を必
要゛とされる場合がある。この為半導体集積回路チップ
の集積度が増しても同一パッケージに接続できるように
１個のメモリセル面積を減少させ、−メモリセル部全体
の面積を小さくする。これにより配線パターンは細くサ
ブミクロンからハーフミクロンの線幅となってきている
為、配線パターンを形成するホルトエツチング工程では
超微細によりパターン形成できない問題が生じる。
また１以上の問題を解決する為にメモリセル部の面積を
十分に与えるためボンディングパッド部の面積を小さく
することが試みられているがその結果ボンディングワイ
ヤの接続強度は十分でなく或いは接触抵抗が高くなり信
頼性や特性の面で問題が生じる。
（発明が解決しようとする課Ｍ） 以上のように半導体集積回路ではメモリセル部面積の増
大を防ぐ為配線パターン幅を超微細によりパターン形成
できない問題が生じてきている。
又、メモリセル部面積を十分に与える為ボンディングパ
ッドの面積縮小により機械的な或いは電気的なボンディ
ング特性に問題が生じてきている。
本発明はこの様な問題を解決してボンディングパッドの
面積を減少させずにメモリセル部の面積増加を実現した
半導体装置を提供することを目的とする。
〔発明の構成〕
（課題を解決するための手段） 本発明にかかる半導体装置は素子形成された半導体チッ
プのボンディングパッドをメモリセル領域内に多層構造
により形成することを特徴とする。
（作　用） ボンディングパッド面をメモリセル領域内に集積構造に
よって設けることによりボンディングパッド面積をチッ
プ面積から除くことができる。
これにより、メモリセル部の面積を大きくすることによ
り配線パターンの微細化を防ぐことができる。又、ボン
ディングワイヤとポンプイングツ（ラドの接合面積を大
きくすることができる。従ってボンディングパッド材料
ボンディング性に拘らず十分なボンディング接続強度を
得ることができる。
（実施例） 以下、本発明の実施例を図面を参照して説明する。第１
図は、実施例の半導体素子のボンディング接続部の構造
を示す断面図である。多数の素子が集積形成された半導
体チップ■のＭＯＳ　　ＦＥＴを構成するゲート電極２
上にＳｉｏ２やＰＳＧ等の絶縁膜３を形成する。チップ
周辺の絶縁膜上にＦＥＴの拡散層４へ接続されるアルミ
ニウム配線５と同時にボンディングパッドと接続される
電極６を形成する。このアルミニウムの配線５．電極６
形成後、Ｓｉｏ、やＰＳＧ等の２層目の絶縁膜７が形成
され、電極６部分のみホ＊トエッチングによりコンタク
トホール８を形成する。次にスパッタ法により２層目の
１２膜を形成しホ叡トエッチングによりボンディングパ
ッド９が形成される。
これによりワイヤｌＯを電極パッドに接続する。
第２図は上記実施例を用いた半導体集積回路チップの平
面図を示す、１は半導体集積回路チップである。コンタ
クトホール８から引き出し配線１１を有しメモリセル部
１２領域内にボンディングパッド９が形成されている。
この実施例によればボンディングパットの面積をなくす
ことによりメモリセル部の面積を大きくすることができ
る。これにより従来より１０膜程度の配線パターンを太
めることができる。又テストパターンを入れることやボ
ンディングワイヤとボンディングパッドの接合に要する
チップ上の面積は実質的に従来より大きくとることがで
きる。
〔発明の効果〕
以上述べたように本発明によれば、ボンディングパッド
をメモリセル領域内に多層構造で形成することによりメ
モリセル部の面積を大きくすること、また、ボンディン
グパッド面積を大きくしボンディングの接続強度を実現
した半導体装置を得ることができる。
【図面の簡単な説明】
第１図は本発明の実施例の一つのボンディング接続部の
構造を示す断面図、第２図は平面図である。 図において、 １・・半導体集積回路チップ、 ２・・ゲート電極、　　　３・・・絶縁膜、４・・・拡
散層、　　　　　　５・・・アルミニウム配線、６・・
電極、　　　　　　７・・・２層目の絶縁膜、８・・・
コンタクトホール。 ９・・・ボンディングパッド。 １０・・・ワイヤ、　　　　　　　１１・・・引き出し
配線、１２・・・メモリセル部。

Claims (2)

    【特許請求の範囲】
  1. （１）素子形成された半導体チップに形成されたボンデ
    ィングパッドが素子上に形成されたことを特徴とする半
    導体装置。
  2. （２）金属膜よりなる第１の電極と、第１の電極上に形
    成された第１の絶縁膜と、第１の電極部に形成されたコ
    ンタクトホールを通して接続され素子上に延長する、ボ
    ンディングパッドを構成する金属膜よりなる第２の電極
    とを備えたことを特徴とする請求項１記載の半導体装置
    。
JP2078823A 1990-03-29 1990-03-29 半導体装置 Pending JPH03280441A (ja)

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Application Number Priority Date Filing Date Title
JP2078823A JPH03280441A (ja) 1990-03-29 1990-03-29 半導体装置

Applications Claiming Priority (1)

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JP2078823A JPH03280441A (ja) 1990-03-29 1990-03-29 半導体装置

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Publication Number Publication Date
JPH03280441A true JPH03280441A (ja) 1991-12-11

Family

ID=13672554

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Application Number Title Priority Date Filing Date
JP2078823A Pending JPH03280441A (ja) 1990-03-29 1990-03-29 半導体装置

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JP (1) JPH03280441A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5834849A (en) * 1996-02-13 1998-11-10 Altera Corporation High density integrated circuit pad structures

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5834849A (en) * 1996-02-13 1998-11-10 Altera Corporation High density integrated circuit pad structures

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