JPH03280495A - 多層基板の電子部品実装構造及びその実装方法 - Google Patents
多層基板の電子部品実装構造及びその実装方法Info
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- JPH03280495A JPH03280495A JP2080436A JP8043690A JPH03280495A JP H03280495 A JPH03280495 A JP H03280495A JP 2080436 A JP2080436 A JP 2080436A JP 8043690 A JP8043690 A JP 8043690A JP H03280495 A JPH03280495 A JP H03280495A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10W72/00—Interconnections or connectors in packages
- H10W72/701—Tape-automated bond [TAB] connectors
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、多層基板にチップ状の電子部品を実装する構
造及び実装方法に関するものである。
造及び実装方法に関するものである。
（従来の技術）
近年、電子回路の小型化、高密度化に伴って、複数枚の
基板を積層してなる多層基板が多く用いられている。な
かでもセラミック多層基板は導体パターンを形成する際
に、高密度化が可能なため広く採用されている。また、
積層中に抵抗器やコンデンサ等の部品を内蔵し、より高
密度な部品実装を図った多層基板も知られている。
基板を積層してなる多層基板が多く用いられている。な
かでもセラミック多層基板は導体パターンを形成する際
に、高密度化が可能なため広く採用されている。また、
積層中に抵抗器やコンデンサ等の部品を内蔵し、より高
密度な部品実装を図った多層基板も知られている。
一方、基板に実装される電子部品自体の形状も小型化さ
れ、半導体電子部品においては基板上にチップ状の電子
部品を搭載すると共に、この電子部品と基板に形成され
た導体パターンとの間をワイヤーボンディングによって
接続し、電子部品の高密度実装を図っている。
れ、半導体電子部品においては基板上にチップ状の電子
部品を搭載すると共に、この電子部品と基板に形成され
た導体パターンとの間をワイヤーボンディングによって
接続し、電子部品の高密度実装を図っている。
さらに、基板へのチップ状電子部品の高密度実装を図る
ための技術としてＴＡＢ（ＴａｐｅＡｕｔｏｍａｔｅｄ
Ｂｏｎｄｉｎｇ）技術が知られている。これは第２ａ
図に示すように、長いフィルムキャリヤ１の１駒ごとに
フィルムリード２を形成し、フィルムリード２にチップ
状の電子部品３をインナーリードボンディングして、電
子部品３の運搬を自動的に行う。さらに、第２ｂ図に示
すように、この電子部品３を基板４に実装する際には、
フィルムキャリヤ１からフィルムリード２の部分を含め
て電子部品３を切り離し、基板４に形成された導体パタ
ーン５にフィルムリード２を半田付けによってアウター
リードボンディングする。これにより、前述したように
フィルムリード２が接続されたチップ状の電子部品３を
自動的に運搬することができる。さらに、基板４への実
装の際にワイヤボンディングを行なわずにすむので、第
２ｂ図に示すようにチップ状の電子部品３を積み巾ねて
実装することかでき、部品の実装密度を高めることがで
きる。
ための技術としてＴＡＢ（ＴａｐｅＡｕｔｏｍａｔｅｄ
Ｂｏｎｄｉｎｇ）技術が知られている。これは第２ａ
図に示すように、長いフィルムキャリヤ１の１駒ごとに
フィルムリード２を形成し、フィルムリード２にチップ
状の電子部品３をインナーリードボンディングして、電
子部品３の運搬を自動的に行う。さらに、第２ｂ図に示
すように、この電子部品３を基板４に実装する際には、
フィルムキャリヤ１からフィルムリード２の部分を含め
て電子部品３を切り離し、基板４に形成された導体パタ
ーン５にフィルムリード２を半田付けによってアウター
リードボンディングする。これにより、前述したように
フィルムリード２が接続されたチップ状の電子部品３を
自動的に運搬することができる。さらに、基板４への実
装の際にワイヤボンディングを行なわずにすむので、第
２ｂ図に示すようにチップ状の電子部品３を積み巾ねて
実装することかでき、部品の実装密度を高めることがで
きる。
（発明が解決しようとする課題）
前述したＴＡＢ技術によって基板４上の少ない面積内に
多数のチップ状電子部品３を実装することが可能となっ
た。しかしながら、基板４上に電子部品３を積み重ねて
いるので、部品実装高さが増加し、電子回路全体の形状
を小型にすることができないという問題点があった。
多数のチップ状電子部品３を実装することが可能となっ
た。しかしながら、基板４上に電子部品３を積み重ねて
いるので、部品実装高さが増加し、電子回路全体の形状
を小型にすることができないという問題点があった。
本発明の目的は上記の問題点に鑑み、多層基板の少ない
面積内に複数のチップ状電子部品を高密度実装すること
かできると共に、部品実装高さを低減できる多層基板の
電子部品実装構造及びその実装方法を提供することにあ
る。
面積内に複数のチップ状電子部品を高密度実装すること
かできると共に、部品実装高さを低減できる多層基板の
電子部品実装構造及びその実装方法を提供することにあ
る。
（課題を解決するための手段）
本発明は上記の目的を達成するため１二、請求項（１）
では、所定の導体パターンが形成された複数枚の基板を
積層してなる多層基板に、複数のチップ状の電子部品を
実装する多層基板の電子部品実装構造であって、前記電
子部品の実装位置に対応して所定形状の貫通孔を有し、
該貫通孔が対応するように隣接して積層された複数枚の
開口基板と、該積層された開口基板の一の面に隣接し、
前記貫通孔の一端側を閉鎖する少なくとも一の閉塞基板
と、前記貫通孔に挿入され、前記基板の積層方向に所定
間隔をあけて重置された複数のチップ状の電子部品と、
該複数の電子部品のそれぞれを所定の基板の導体パター
ンに接続する複数のフィルムリードとからなる多層基板
の電子部品実装構造を提案する。
では、所定の導体パターンが形成された複数枚の基板を
積層してなる多層基板に、複数のチップ状の電子部品を
実装する多層基板の電子部品実装構造であって、前記電
子部品の実装位置に対応して所定形状の貫通孔を有し、
該貫通孔が対応するように隣接して積層された複数枚の
開口基板と、該積層された開口基板の一の面に隣接し、
前記貫通孔の一端側を閉鎖する少なくとも一の閉塞基板
と、前記貫通孔に挿入され、前記基板の積層方向に所定
間隔をあけて重置された複数のチップ状の電子部品と、
該複数の電子部品のそれぞれを所定の基板の導体パター
ンに接続する複数のフィルムリードとからなる多層基板
の電子部品実装構造を提案する。
また、請求項（２）では、所定の導体パターンが形成さ
れた複数枚の基板を積層してなる多層基板に複数のチッ
プ状の電子部品を実装する多層基板の電子部品実装方法
であって、少なくとも一の基板を除く他の複数枚の基板
のそれぞれに、前記電子部品の実装位置に対応して所定
形状の貫通孔を形成すると共に、前記各基板の所定位置
にスルーホールを形成し、前記各基板のそれぞれに所定
の導体パターンを形成すると共に、前記貫通孔を形成し
た複数枚の基板を隣接させ、かつ前記各基板の貫通孔を
対応させ、さらに該貫通孔の一端側を閉鎖するように前
記貫通孔の形成されない基板を隣接させ、該複数枚の基
板を積層して前記複数の貫通孔からなる部品配置孔を有
する多層基板を形成した後、フィルムリードにインナー
リードボンディングされたチップ状の電子部品を前記部
品配置孔に挿入し、該電子部品のフィルムリードを対応
する基板の導体パターンにアウターリードボンディング
し、この後、該電子部品に所定間隔をあけて、同様にフ
ィルムリードにインナーリードボンディングされた他の
チップ状の電子部品を重置し、該電子部品のフィルムリ
ードを対応する基板の導体パターンにアウターリードボ
ンディングする多層基板の電子部品実装方法を提案する
。
れた複数枚の基板を積層してなる多層基板に複数のチッ
プ状の電子部品を実装する多層基板の電子部品実装方法
であって、少なくとも一の基板を除く他の複数枚の基板
のそれぞれに、前記電子部品の実装位置に対応して所定
形状の貫通孔を形成すると共に、前記各基板の所定位置
にスルーホールを形成し、前記各基板のそれぞれに所定
の導体パターンを形成すると共に、前記貫通孔を形成し
た複数枚の基板を隣接させ、かつ前記各基板の貫通孔を
対応させ、さらに該貫通孔の一端側を閉鎖するように前
記貫通孔の形成されない基板を隣接させ、該複数枚の基
板を積層して前記複数の貫通孔からなる部品配置孔を有
する多層基板を形成した後、フィルムリードにインナー
リードボンディングされたチップ状の電子部品を前記部
品配置孔に挿入し、該電子部品のフィルムリードを対応
する基板の導体パターンにアウターリードボンディング
し、この後、該電子部品に所定間隔をあけて、同様にフ
ィルムリードにインナーリードボンディングされた他の
チップ状の電子部品を重置し、該電子部品のフィルムリ
ードを対応する基板の導体パターンにアウターリードボ
ンディングする多層基板の電子部品実装方法を提案する
。
（作 用）
本発明の請求項（１）によれば、貫通孔を対応させて複
数枚の開口基板が積層され、前記貫通孔の一端側は閉塞
基板によって閉鎖される。また、前記貫通孔にチップ状
の電子部品が挿入され、該電子部品は対応する基板の導
体パターンにフィルムリードを介して接続される。さら
に、この電子部品に対して、前記基板の積層方向に所定
間隔をあけて他のチップ状の電子部品が重置され、該電
子部品は対応する基板の導体パターンにフィルムリード
を介して接続される。同様にして、１つの貫通孔に所定
個数の電子部品が挿入され、フィルムリードを介して対
応する基板の導体パターンに接続される。
数枚の開口基板が積層され、前記貫通孔の一端側は閉塞
基板によって閉鎖される。また、前記貫通孔にチップ状
の電子部品が挿入され、該電子部品は対応する基板の導
体パターンにフィルムリードを介して接続される。さら
に、この電子部品に対して、前記基板の積層方向に所定
間隔をあけて他のチップ状の電子部品が重置され、該電
子部品は対応する基板の導体パターンにフィルムリード
を介して接続される。同様にして、１つの貫通孔に所定
個数の電子部品が挿入され、フィルムリードを介して対
応する基板の導体パターンに接続される。
また、請求項（２）によれば、複数枚の基板のそれぞれ
に、電子部品の実装位置に対応して所定形状の貫通孔か
形成されると共に、各基板のそれぞれの所定位置にスル
ーホールが形成され、さらに所定の導体パターンが形成
される。この後、前記貫通孔を対応させて、貫通孔が形
成された前記複数枚の基板が隣接され、さらに、前記貫
通孔の一端側を閉鎖するように貫通孔の形成されない少
なくとも一の基板が隣接され、これら複数枚の基板が積
層されて多層基板が形成される。この後、フィルムリー
ドにインナーリードボンディングされたチップ状の電子
部品が前記複数の貫通孔からなる部品配置孔に挿入され
、該電子部品のフィルムリードが対応する基板の導体パ
ターンにアウタリードボンディングされる。さらに、こ
の電子部品に所定間隔をあけ°Ｃ１同様にフィルムリー
ドにインナーリードボンディングされた他のチップ状の
電子部品が重置され、該電子部品のフィルムリードが対
応する基板の導体パターンにアウタリードボンディング
される。
に、電子部品の実装位置に対応して所定形状の貫通孔か
形成されると共に、各基板のそれぞれの所定位置にスル
ーホールが形成され、さらに所定の導体パターンが形成
される。この後、前記貫通孔を対応させて、貫通孔が形
成された前記複数枚の基板が隣接され、さらに、前記貫
通孔の一端側を閉鎖するように貫通孔の形成されない少
なくとも一の基板が隣接され、これら複数枚の基板が積
層されて多層基板が形成される。この後、フィルムリー
ドにインナーリードボンディングされたチップ状の電子
部品が前記複数の貫通孔からなる部品配置孔に挿入され
、該電子部品のフィルムリードが対応する基板の導体パ
ターンにアウタリードボンディングされる。さらに、こ
の電子部品に所定間隔をあけ°Ｃ１同様にフィルムリー
ドにインナーリードボンディングされた他のチップ状の
電子部品が重置され、該電子部品のフィルムリードが対
応する基板の導体パターンにアウタリードボンディング
される。
（実施例）
第１ａ図は本発明の一実施例の要部を示す側面断面図、
第１ｂ図は一実施例を示す分解斜視図である。図におい
て、１０はセラミック材からなる５枚の基板１１〜１５
を積層してなる多層基板である。最上層に位置する第１
の基板１１と、この第１の基板１１の下側に隣接する第
２の基板１２及び第３の基板１３のそれぞれには、チッ
プ状の電子部品１６．１７の実装位置に対応して所定形
状の貫通孔１１ａ、１２ａ、１３ａが形成されている。
第１ｂ図は一実施例を示す分解斜視図である。図におい
て、１０はセラミック材からなる５枚の基板１１〜１５
を積層してなる多層基板である。最上層に位置する第１
の基板１１と、この第１の基板１１の下側に隣接する第
２の基板１２及び第３の基板１３のそれぞれには、チッ
プ状の電子部品１６．１７の実装位置に対応して所定形
状の貫通孔１１ａ、１２ａ、１３ａが形成されている。
本実施例では、これらの貫通孔１１ａ。
１２ａ、１３ａに２個のチップ状電子部品１６゜１７を
重ねて挿入し、実装している。即ち、第１の基板１１及
び第２の基板１２のそれぞれには、内側に位置する電子
部品１６の形状よりも大きく、かつ電子部品１７を挿入
可能な形状の貫通孔１１ａ、１２ａが形成されている。
重ねて挿入し、実装している。即ち、第１の基板１１及
び第２の基板１２のそれぞれには、内側に位置する電子
部品１６の形状よりも大きく、かつ電子部品１７を挿入
可能な形状の貫通孔１１ａ、１２ａが形成されている。
第３の基板１３には貫通孔１１ａ、１２ａよりも小さ（
、かつ電子部品１７を挿入可能な貫通孔１３ａが形成さ
れている。これらの貫通孔１１ａ、１２ａ、１３ａが連
結されて部品配置孔１８が形成される。また、第４及び
第５の基板１４．１５の前記貫通孔・１１ａ、１２ａ、
１３ａに対応する位置には貫通孔は形成されず、これら
第４及び第５の基板１４゜１５によって貫通孔１３ａの
下端側が閉鎖されている。また各基板１１〜１５のそれ
ぞれには、所定位置に複数のスルーホール１９が形成さ
れると共に、所定の導体パターン２０が形成されている
。
、かつ電子部品１７を挿入可能な貫通孔１３ａが形成さ
れている。これらの貫通孔１１ａ、１２ａ、１３ａが連
結されて部品配置孔１８が形成される。また、第４及び
第５の基板１４．１５の前記貫通孔・１１ａ、１２ａ、
１３ａに対応する位置には貫通孔は形成されず、これら
第４及び第５の基板１４゜１５によって貫通孔１３ａの
下端側が閉鎖されている。また各基板１１〜１５のそれ
ぞれには、所定位置に複数のスルーホール１９が形成さ
れると共に、所定の導体パターン２０が形成されている
。
さらに、多層基板１０へは前述したＴＡＢ技術によって
電子部品１６．１７が実装される。即ち、第２ａ図に示
すフィルムキャリヤ１によって搬送された電子部品１６
は、フィルムキャリヤ１からフレームリード２の部分を
含めて切り離され、貫通孔°１３ａに挿入された後、フ
レームリード２が貫通孔１３ａの周縁部に形成された導
体パターン２０に半田付けによってアウターリードボン
ディングされる。このとき、電子部品１６とフレームリ
ード２とのインナーリードボンディング部分は上側に位
置される。また、電子部品１６．１７の表面及びインナ
ーリードボンディング部分には絶縁のため予めエポキシ
系保護樹脂Ｅが塗布されている。この後、前述と同様に
して電子部品１７が電子部品１６の上部に所定間隔をあ
けて重置され、この電子部品１７のフレームリード２は
貫通孔１１ａの周縁部に形成された導体パターン２０に
アウターリードボンディングされる。
電子部品１６．１７が実装される。即ち、第２ａ図に示
すフィルムキャリヤ１によって搬送された電子部品１６
は、フィルムキャリヤ１からフレームリード２の部分を
含めて切り離され、貫通孔°１３ａに挿入された後、フ
レームリード２が貫通孔１３ａの周縁部に形成された導
体パターン２０に半田付けによってアウターリードボン
ディングされる。このとき、電子部品１６とフレームリ
ード２とのインナーリードボンディング部分は上側に位
置される。また、電子部品１６．１７の表面及びインナ
ーリードボンディング部分には絶縁のため予めエポキシ
系保護樹脂Ｅが塗布されている。この後、前述と同様に
して電子部品１７が電子部品１６の上部に所定間隔をあ
けて重置され、この電子部品１７のフレームリード２は
貫通孔１１ａの周縁部に形成された導体パターン２０に
アウターリードボンディングされる。
次に、前述した構成における多層基板１０への電子部品
１６．１７の実装方法を説明する。
１６．１７の実装方法を説明する。
ます、高温度で焼結する前のセラミックからなる第１乃
至第５の基板１１〜１５のそれぞれに金型を用いて所定
のスルーホール１９を形成する。
至第５の基板１１〜１５のそれぞれに金型を用いて所定
のスルーホール１９を形成する。
また、これと同時に第１乃至第３の基板１１〜１３には
前述した貫通孔１１ａ、１２ａ、１３ａを形成する。こ
の後、各基板１１〜１５の表面にＡｇ系ペースト及びＡ
ｕペーストを用いて、所定の導体パターン２０をスクリ
ーン印刷すると共に、各スルーホール１９の内部にＡｇ
系ペーストを充填する。
前述した貫通孔１１ａ、１２ａ、１３ａを形成する。こ
の後、各基板１１〜１５の表面にＡｇ系ペースト及びＡ
ｕペーストを用いて、所定の導体パターン２０をスクリ
ーン印刷すると共に、各スルーホール１９の内部にＡｇ
系ペーストを充填する。
次に、第１乃至第５の基板１１〜１５を前述した順序で
積層して圧着する。さらに、脱バインタ処理を行った後
、積層した第１乃至第５の基板１１〜１５を所定温度、
例えば９４０℃の温度で焼結する。次いで第１及び第５
の基板１１．１５の表面に電極、抵抗及びオーバーコー
トガラス等（図示せず）を印刷し、乾燥し、焼成して多
層基板１０を形成する。この後、前記電極上に半田スク
リーンを用いてクリーム半田を印刷し、コンデンサ等の
部品（図示せず）をマウントした後、図示せぬりフロー
装置によて半田付けを行う。
積層して圧着する。さらに、脱バインタ処理を行った後
、積層した第１乃至第５の基板１１〜１５を所定温度、
例えば９４０℃の温度で焼結する。次いで第１及び第５
の基板１１．１５の表面に電極、抵抗及びオーバーコー
トガラス等（図示せず）を印刷し、乾燥し、焼成して多
層基板１０を形成する。この後、前記電極上に半田スク
リーンを用いてクリーム半田を印刷し、コンデンサ等の
部品（図示せず）をマウントした後、図示せぬりフロー
装置によて半田付けを行う。
一方、チップ状の電子部品１６．１７は周知の転写バン
ブ方式によってフィルムキャリヤ１のフィルムリード２
にインナーリードホンディングされる。この後、電子部
品１６．１７の表面及びインナーリードボンディング部
分にエポキシ系保護樹脂Ｅを塗布する。次いで、電子部
品１６．１７の電気的な検査を行った後、貫通孔１１ａ
。
ブ方式によってフィルムキャリヤ１のフィルムリード２
にインナーリードホンディングされる。この後、電子部
品１６．１７の表面及びインナーリードボンディング部
分にエポキシ系保護樹脂Ｅを塗布する。次いで、電子部
品１６．１７の電気的な検査を行った後、貫通孔１１ａ
。
１２ａ、１３ａの内側に挿入される電子部品１６をフィ
ルムキャリヤ１からフィルムリード２を含めて切り離す
と共に、図示せぬ搬送装置によって、切り離された電子
部品１６を真空吸着して多層基板１０の貫通孔１１ａ、
１２ａ、１３ａの位置に搬送し、貫通孔１３ａに挿入す
る。さらに、フィルムリード２と貫通孔１３ａの周縁部
に形成された導体パターン２０との位置合わせを行い、
半田付けによってアウターリードボンディングする。
ルムキャリヤ１からフィルムリード２を含めて切り離す
と共に、図示せぬ搬送装置によって、切り離された電子
部品１６を真空吸着して多層基板１０の貫通孔１１ａ、
１２ａ、１３ａの位置に搬送し、貫通孔１３ａに挿入す
る。さらに、フィルムリード２と貫通孔１３ａの周縁部
に形成された導体パターン２０との位置合わせを行い、
半田付けによってアウターリードボンディングする。
次に、前述と同様にして電子部品１７をフィルムキャリ
ヤ１から切り離し、電子部品１６の上に所定間隔をあけ
て重置する。さらに、電子部品１８のフィルムリードと
貫通孔１１ａの周縁部に形成された導体パターン２０と
の位置合せを行い、アウターリードボンディングする。
ヤ１から切り離し、電子部品１６の上に所定間隔をあけ
て重置する。さらに、電子部品１８のフィルムリードと
貫通孔１１ａの周縁部に形成された導体パターン２０と
の位置合せを行い、アウターリードボンディングする。
この後、電子部品１７の表面にシリコーン樹脂（図示せ
ず）を塗布する。
ず）を塗布する。
前述したように、本実施例によれば、多層基板の少ない
面積内に複数のチップ状電子部品１６゜１７を高密度で
実装することができる。さらに、前記電子部品１６．１
７の実装高さを従来よりも低減することができるので、
電子回路全体の形状を小型にすることか可能となる。
面積内に複数のチップ状電子部品１６゜１７を高密度で
実装することができる。さらに、前記電子部品１６．１
７の実装高さを従来よりも低減することができるので、
電子回路全体の形状を小型にすることか可能となる。
尚、本実施例では、第１乃至第５の基板１１〜１５によ
って多層基板１０を構成したが、これに限定されること
はない。
って多層基板１０を構成したが、これに限定されること
はない。
また、本実施例では２個のチップ状電子部品１６．１７
を積み重ねて貫通孔１１ａ、１２ａ。
を積み重ねて貫通孔１１ａ、１２ａ。
１３ａに挿入し、多層基板１０に実装したが、２個以上
の電子部品を積み重ねて実装するようにしても同様の効
果を得ることができる。
の電子部品を積み重ねて実装するようにしても同様の効
果を得ることができる。
さらに、本実施例ではセラミックによって多層基板１０
を形成したが、これに限定されないことは言うまでもな
いことである。
を形成したが、これに限定されないことは言うまでもな
いことである。
（発明の効果）
以上説明したように本発明の請求項（１）によれば、開
口基板に形成された貫通孔に複数のチップ状の電子部品
が積み重ねて挿入実装されるので、多層基板の少ない面
積内に複数のチップ状電子部品を高密度実装することが
できる。さらに、部品実装高さを低減できるので、電子
回路全体の形状を小型にすることができる。
口基板に形成された貫通孔に複数のチップ状の電子部品
が積み重ねて挿入実装されるので、多層基板の少ない面
積内に複数のチップ状電子部品を高密度実装することが
できる。さらに、部品実装高さを低減できるので、電子
回路全体の形状を小型にすることができる。
また、請求項（２）によれば、多層基板に部品配置孔を
容易に形成することができる。さらに、フィルムリード
によってチップ状の電子部品を前記多層基板の導体パタ
ーンに接続しているので、前記部品配置孔に複数のチッ
プ状電子部品を挿入して実装することができる。これに
より、前記多層基板の少ない面積内に複数のチップ状電
子部品を高密度実装することができると共に、部品実装
高さを低減できるので、電子回路全体の形状を小型にす
ることができるという非常に優れた効果を発揮するもの
である。
容易に形成することができる。さらに、フィルムリード
によってチップ状の電子部品を前記多層基板の導体パタ
ーンに接続しているので、前記部品配置孔に複数のチッ
プ状電子部品を挿入して実装することができる。これに
より、前記多層基板の少ない面積内に複数のチップ状電
子部品を高密度実装することができると共に、部品実装
高さを低減できるので、電子回路全体の形状を小型にす
ることができるという非常に優れた効果を発揮するもの
である。
第１ａ図は本発明の一実施例の要部を示す側面断面図、
第１ｂ図は一実施例を示す分解斜視図、第２ａ図はＴＡ
Ｂ技術を説明する図、第２ｂ図はＴＡＢ技術による部品
実装例を示す図である。 １・・・フィルムキャリヤ、２・・・フィルムリード、
１０・・・多層基板、１１〜１５・・・第１乃至第５の
基板、ｌｌａ、１２ａ、１３ａ・・・貫通孔、１６゜１
７・・・チップ状電子部品、１８・・・部品配置孔、１
９・・・スルーホール、２０・・・導体パターン。
第１ｂ図は一実施例を示す分解斜視図、第２ａ図はＴＡ
Ｂ技術を説明する図、第２ｂ図はＴＡＢ技術による部品
実装例を示す図である。 １・・・フィルムキャリヤ、２・・・フィルムリード、
１０・・・多層基板、１１〜１５・・・第１乃至第５の
基板、ｌｌａ、１２ａ、１３ａ・・・貫通孔、１６゜１
７・・・チップ状電子部品、１８・・・部品配置孔、１
９・・・スルーホール、２０・・・導体パターン。
Claims (2)
- （１）所定の導体パターンが形成された複数枚の基板を
積層してなる多層基板に、複数のチップ状の電子部品を
実装する多層基板の電子部品実装構造であって、 前記電子部品の実装位置に対応して所定形状の貫通孔を
有し、該貫通孔か対応するように隣接して積層された複
数枚の開口基板と、 該積層された開口基板の一の面に隣接し、前記貫通孔の
一端側を閉鎖する少なくとも一の閉塞基板と、 前記貫通孔に挿入され、前記基板の積層方向に所定間隔
をあけて重置された複数のチップ状の電子部品と、 該複数の電子部品のそれぞれを所定の基板の導体パター
ンに接続する複数のフィルムリードとからなる、 ことを特徴とする多層基板の電子部品実装構造。 - （２）所定の導体パターンが形成された複数枚の基板を
積層してなる多層基板に複数のチップ状の電子部品を実
装する多層基板の電子部品実装方法であって、 少なくとも一の基板を除く他の複数枚の基板のそれぞれ
に、前記電子部品の実装位置に対応して所定形状の貫通
孔を形成すると共に、 前記各基板の所定位置にスルーホールを形成し、前記各
基板のそれぞれに所定の導体パターンを形成すると共に
、 前記貫通孔を形成した複数枚の基板を隣接させ、かつ前
記各基板の貫通孔を対応させ、さらに該貫通孔の一端側
を閉鎖するように前記貫通孔の形成されない基板を隣接
させ、該複数枚の基板を積層して前記複数の貫通孔から
なる部品配置孔を有する多層基板を形成した後、 フィルムリードにインナーリードボンディングされたチ
ップ状の電子部品を前記部品配置孔に挿入し、 該電子部品のフィルムリードを対応する基板の導体パタ
ーンにアウターリードボンディングし、この後、該電子
部品に所定間隔をあけて、同様にフィルムリードにイン
ナーリードボンディングされた他のチップ状の電子部品
を重置し、 該電子部品のフィルムリードを対応する基板の導体パタ
ーンにアウターリードボンディングする、ことを特徴と
する多層基板の電子部品実装方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2080436A JPH03280495A (ja) | 1990-03-28 | 1990-03-28 | 多層基板の電子部品実装構造及びその実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2080436A JPH03280495A (ja) | 1990-03-28 | 1990-03-28 | 多層基板の電子部品実装構造及びその実装方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03280495A true JPH03280495A (ja) | 1991-12-11 |
Family
ID=13718213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2080436A Pending JPH03280495A (ja) | 1990-03-28 | 1990-03-28 | 多層基板の電子部品実装構造及びその実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03280495A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06120418A (ja) * | 1992-10-07 | 1994-04-28 | Nec Corp | 混成集積回路の製造方法 |
| US6581279B1 (en) * | 1998-08-25 | 2003-06-24 | Commissariat A L'energie Atomique | Method of collectively packaging electronic components |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6134989A (ja) * | 1984-07-25 | 1986-02-19 | イビデン株式会社 | 電子部品搭載用基板 |
| JPH01282892A (ja) * | 1988-05-09 | 1989-11-14 | Nec Corp | 多層印刷配線板の製造方法 |
| JPH0215699A (ja) * | 1988-07-01 | 1990-01-19 | Nec Eng Ltd | 多層印刷配線板 |
-
1990
- 1990-03-28 JP JP2080436A patent/JPH03280495A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6134989A (ja) * | 1984-07-25 | 1986-02-19 | イビデン株式会社 | 電子部品搭載用基板 |
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