JPH03280622A - アナログ／ディジタル変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 この発明は、カメラ用ＣＣＤの出力信号、ビデオ信号な
どの周期性をもちかつレベルの定まった同期信号が含ま
れているアナログ信号をディジタル信号に変換するアナ
ログ／ディジタル変換装置に関する。

従来の技術 アナログ／ディジタル（Ａ／Ｄ）変換回路は。

入力アナログ信号をＡ／Ｄ変換回路のビット精度に応じ
たビット数のディジタル信号に変換するものである。た
とえば、８ビツトのＡ／Ｄ変換回路は最大８ビツトの精
度でＡ／Ｄ変換する。

発明が解決しようとする課題 従来のＡ／Ｄ変換回路ではディジタル信号に変換できる
精度はそのビット精度に依存しているので、使用するＡ
／Ｄ変換回路のビット精度以上の精度でＡ／Ｄ変換をす
ることができなかった。たとえば６ビツトまたは８ビツ
トのＡ／Ｄ変換回路を用いて１０１７１以上のディジタ
ル値を得ることはできなかった。

課題を解決する手段 この発明は１周期性をもちかつ所定位置にレベルの定ま
った同期信号が含まれている入力アナログ信号をディジ
タル信号に変換する装置において、アナログ／ディジタ
ル変換周期を表わすクロック周期で入力アナログ信号の
レベルをサンプリングしてホールドするサンプル・ホー
ルド回路、上記サンプル・ホールド回路でホールドされ
たアナログ信号レベルを入力して上記クロック周期遅延
させて出力するアナログ遅延回路、上記サンプル・ホー
ルド回路でホールドされたアナログ信号レベルと上記ア
ナログ遅延回路で遅延された遅延アナログ信号レベルと
の差を表わすレベルのアナログ信号を出力する差動回路
、上記差動回路の出力アナログ信号が表わす差レベルを
クロック周期ごとにディジタル値に変換するアナログ／
ディジタル（Ａ／Ｄ）変換回路、入力アナログ信号にお
ける同期信号の出現時点で同期信号のレベルに対応する
初期ディジタル値がプリセットされるとともに、クロッ
ク周期ごとに入力する加算結果を表わすディジタル値を
更新しながら記憶する記憶回路、およびクロック周期ご
とに上記Ａ／Ｄ変換回路から出力されるディジタル値を
上記記憶回路に記憶されている初期ディジタル値または
加算結果を表わすディジタル値に加算し、この加算結果
を表わすディジタル値を上記記憶回路に記憶させる加算
回路を備えていることを特徴とする。上記記憶回路に記
憶されている加算結果を表わすディジタル値がこのアナ
ログ／ディジタル変換装置の最終的なディジタル出力信
号となる。

作　　用 入力アナログ信号に同期信号が現われたときに、同期信
号のレベルに対応する初期ディジタル値が上記記憶回路
にプリセットされる。これ以降は、上記差動回路から得
られるクロック周期ごとの差信号のレベルがＡ／Ｄ変換
回路でディジタル値に変換され、上記加算回路によって
上記初期ディジタル値に加算（負の場合には実質的には
減算となる）され、上記記憶回路に記憶される。上記記
憶回路に記憶されているディジタル値（クロック周期ご
との加算値）かＡ／Ｄ変換された値として出力されるこ
とになる。再び同期信号が現われると上記の動作か繰返
される。

実施例 以下この発明をビデオ信号のＡ／Ｄ変換に適用した実施
例について詳述する。

第１図はＡ／Ｄ変換装置の一例を示すブロック図である
。第２図はビデオ信号、クロック・パルスおよび０ＰＣ
Ｌ　（Ｏｐｔｉｃａｌ　ｃｌａｓｐ　）パルスを示すタ
イム・チャートである。ビデオ信号にはＩＨ初期間水平
同期信号が含まれている。水平同期信号のレベルをＨレ
ベル、その両側のレベルをべ５ｙｎｃ デスタル・レベルとする。クロック・パルスはＡ／Ｄ変
換周期を規定し、クロック・パルス周期ＴごとにＡ／Ｄ
変換をはじめとする第１図の回路の一周期の動作が行な
われる。このクロック・パルスは第１図では図示が省略
されている。０ＰＣＬパルスは水平同期信号が出現する
タイミングを表わすタイミング・パルスである。

まず、Ａ／Ｄ変換の原理を簡単に説明しておく。初期値
設定回路２２には、ビデオ信号のペデスタル・レベルに
対応する初期値（ディジタル値）Ｄｏがあらかじめ設定
されており、　０ＰＣＬパルスの入力に応答して、ペデ
スタル・レベルが現われたときに（好ましくはペデスタ
ル・レベルの最後の時点で）この初期値り。が記憶回路
１８にプリセットされる。差動増幅回路１３はクロック
・パルスの１周期Ｔごとにビデオ信号の差信号を出力し
ており、この差信号がＡ／Ｄ変換回路Ｉ６でディジタル
値Ｄ　に変換される。この差を表わすディジタル値Ｄ　
は加算回路１７によって記憶回路１８の記憶値と加算さ
れ、この加算結果が記憶回路１８に記憶されることによ
りその記憶内容が更新される。したがって、初期値Ｄｏ
のプリセットからｎＴの時間が経過したときには記憶回
路１８の記憶内容はり。

＋ΣＤ　となっている。この値が入力ビデオ信号、　　
　ｎ のディジタル変換値として出力される。１Ｈの期間が経
過すると記憶回路１８には再び初期値り。かプリセット
される。

このように、Ａ／Ｄ変換回路１６は差信号をＡ／Ｄ変換
できるＡ／Ｄ変換レンジをもつもので足り、しかもＡ／
Ｄ変換回路のＡ／Ｄ変換レンジ以上の振幅をもつ入力ア
ナログ信号のディジタル変換が可能である。また、記憶
回路１８にはＩＨごとに初期値Ｄｏがプリセットされる
ので誤差の累積が防止され、高精度のＡ／Ｄ変換が可能
となる。

次にこの実施例について詳述する。

アナログ・ビデオ入力信号はサンプル・ホールド回路１
１に与えられる。サンプル・ホールド回路１１はクロッ
ク・パルスの周期Ｔで入力するアナログ信号をサンプリ
ングしかつ保持し、そのサンプリング値を差動増幅回路
１３の正入力端子および遅延回路Ｉ２にそれぞれ与える
。遅延回路１２は入力信号を１クロツク周期Ｔ遅延して
出力する。この出力は差動増幅回路１３の負入力端子に
与えられる。

差動増幅回路１３によりこれら２人力信号の差が算出さ
れ、自動利得調整回路１４に与えられ増幅される。

自動利得調整回路１４はこのＡ／Ｄ変換装置によるＡ／
Ｄ変換後の出力ディジタル値が所定範囲内に収まるよう
にするためのもので、その利得は制御装置２０によって
調整される。制御装置２０は、記憶回路１８から出力さ
れるＡ／Ｄ変換後のディジタル信号を０ＰＣＬパルスの
タイミングでモニタし、ビデオ信号Ｈを表わすディジタ
ル値とベデスタｙｎｃ ル・レベルを表わすディジタル値との差が常に一定にな
るように自動利得調整回路１４の利得を制御する。

自動利得調整回路１４で増幅された差信号はクランプ回
路１５に与えられる。クランプ回路１５は。

０ＰＣＬハルスに応答して制御装置２０によってクラン
プ・レベル制御回路２１を介してそのクランプ・レベル
が制御される。すなわち、クランプ回路１５はペデスタ
ル・レベルが入力されているときに（ペデスタル・レベ
ルは一定であるからこのとき差信号は０である）、クラ
ンプ回路１５の出力信号のレベルが次段のＡ／Ｄ変換回
路１６のダイナミック・レンジの中央に相当するように
そのクランプ・レベルが制御される。具体的には自動利
得調整回路１４の出力がＯのときにクランプ回路１５の
出力し０となるようにクランプ・レベルが制御される。

クランプ回路１５の出力信号は次にＡ／Ｄ変換回路１６
に与えられ、その出力として１クロツク・パルス周期Ｔ
ごとの差を表わすディジタル値Ｄ　か得られる。

Ａ／Ｄ変換回路１６の出力ディジタル値Ｄ　は上述のよ
うに加算回路１７において記憶回路１８の記憶値と加算
され、その加算結果が記憶回路１８に記憶される。記憶
回路１８の記憶ディジタル値はリミッタ１９に与えられ
ることにより一定値内となるように制限されて、最終的
なディジタル値として出力される。

発明の効果 この発明によると、上述のように入力アナログ信号に同
期信号が現われたときに、同期信号のレベルに対応する
初期ディジタル値が記憶回路にプリセットされ、それ以
降は、差動回路から得られるクロック周期ごとの差信号
のレベルがＡ／Ｄ変換回路でディジタル値に変換され、
加算回路によって上記初期ディジタル値に加算（負の場
合には実質的には減算となる）され、記憶回路に記憶さ
れる。記憶回路に記憶されているディジタル値（クロッ
ク周期ごとの加算値）がＡ／Ｄ変換された値として出力
されることになる。再び同期信号が現われると上記の動
作が繰返される。

Ａ／Ｄ変換回路はクロック周期ごとの差信号のレベルを
Ａ／Ｄ変換している。すなわち、　Ａ／Ｄ変換回路は入
力アナログ信号の最大振幅（最大レベルと最小レベルと
の差）のアナログ量をディジタル値に変換する必要はな
く、クロック周期ごとの差信号のレベルをＡ／Ｄ変換す
るもので足りるために、そのＡ／Ｄ変換レンジは狭くて
もよい。

言い換えれば、用いるＡ／Ｄ変換回路のビット数以上の
ビット数のディジタル信号を出力することができ、精度
を高めることができる。また、入力アナログ信号に含ま
れる同期信号ごとに記憶回路がプリセットされているの
で、入力アナログ信号の一周期以上にわたる誤差の累積
を防ぐことができるので高い精度の出力が得られる。

【図面の簡単な説明】

第１図はこの発明の実施例を示すブロック図。 第２図はアナログ信号、クロック・パルスおよび０ＰＣ
Ｌパルスを示すタイム・チャートである。 １１・・・サンプル・ホールド回路。 １２・・・遅延回路。 １３・・・差動増幅回路。 １６・・・Ａ／Ｄ変換回路。 １７・・・加算回路。 １８・・・記憶回路。 以　　上

Claims (3)

【特許請求の範囲】
1. （１）周期性をもちかつ所定位置にレベルの定まった同
   期信号が含まれている入力アナログ信号をディジタル信
   号に変換する装置において、 アナログ／ディジタル変換周期を表わすクロック周期で
   入力アナログ信号のレベルをサンプリングしてホールド
   するサンプル・ホールド回路、上記サンプル・ホールド
   回路でホールドされたアナログ信号レベルを入力して上
   記クロック周期遅延させて出力するアナログ遅延回路、 上記サンプル・ホールド回路でホールドされたアナログ
   信号レベルと上記アナログ遅延回路で遅延された遅延ア
   ナログ信号レベルとの差を表わすレベルのアナログ信号
   を出力する差動回路、上記差動回路の出力アナログ信号
   が表わす差レベルをクロック周期ごとにディジタル値に
   変換するアナログ／ディジタル変換回路、 入力アナログ信号における同期信号の出現時点で同期信
   号のレベルに対応する初期ディジタル値がプリセットさ
   れるとともに、クロック周期ごとに入力する加算結果を
   表わすディジタル値を更新しながら記憶する記憶回路、
   および クロック周期ごとに上記アナログ／ディジタル変換回路
   から出力されるディジタル値を上記記憶回路に記憶され
   ている初期ディジタル値または加算結果を表わすディジ
   タル値に加算し、この加算結果を表わすディジタル値を
   上記記憶回路に記憶させる加算回路、 を備え、上記記憶回路に記憶されている加算結果を表わ
   すディジタル値が出力されるアナログ／ディジタル変換
   装置。
2. （２）上記記憶回路から出力されるディジタル値が所定
   の範囲に収まるように制御された増幅率で上記差動回路
   の出力信号を増幅する可変利得増幅回路をさらに備えて
   いる請求項（１）に記載のアナログ／ディジタル変換装
   置。
3. （３）入力アナログ信号に同期信号が出現し、この同期
   信号が少なくとも２クロック周期にわたって一定レベル
   に保たれているときに、上記差動回路または可変利得増
   幅回路の出力アナログ信号のレベルが所定レベルになる
   ように、上記差動回路または可変利得増幅回路の出力信
   号をクランプするクランプ回路をさらに備えている請求
   項（１）に記載のアナログ／ディジタル変換装置。