JPH03280715A - Large scale integrated circuit - Google Patents
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- 238000012790 confirmation Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 5
- 239000013256 coordination polymer Substances 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 102100040646 Fc receptor-like B Human genes 0.000 description 1
- 101100226901 Homo sapiens FCRLB gene Proteins 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は大規模集積回路に関し、特にカスケード接続さ
れた複数個のカウンタ回路を有する大規模集積回路に関
する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to large-scale integrated circuits, and more particularly to large-scale integrated circuits having a plurality of cascaded counter circuits.
従来、例えば第４図に示すように、３個のカウンタ２１
．２２．２３ （いずれも１６進カウンタ）がカスケー
ド接続された大規模集積回路においては、カウンタ２１
のキャリ一端子ＣＲＹがカウンタ２２のイネーブル端子
ＥＮに、カウンタ２２のキャリ一端子ＣＲＹがカウンタ
２３のイネーブル端子ＥＮに接続されているため、クロ
ックＣＬＫが入力されてから１６クロツク目でカウンタ
２１のキャリ一端子ＣＲＹから１クロツク出力され、カ
ウンタ２１のキャリ一端子ＣＲＹからの出力の１６り［
ｌツク目でカウンタ２２のキャリ一端子Ｃ［くＹから１
クロツク出力され、カウンタ２３についＣも同様で、カ
ウンタ２２のキャリ一端子ＣＲＹからの出力の１６クロ
ツクロでカウンタ２３のキャリ一端ＦＣＲＹから１クロ
ツク出力され、これが出力端子２４から出力されるよう
になっていた。したが）て、この大規模集積回路では、
クロックＣＬＫが人力されてから１６Ｘ １６Ｘ１６＝
４０９６クロツクロで出力端子２４から１クロツク出力
されること９Ｘ、ｆｉる。Conventionally, for example, as shown in FIG.
．． In a large-scale integrated circuit in which 22.23 (all hexadecimal counters) are connected in cascade, the counter 21
Since the carry terminal CRY of the counter 22 is connected to the enable terminal EN of the counter 22, and the carry terminal CRY of the counter 22 is connected to the enable terminal EN of the counter 23, the carry terminal of the counter 21 is connected at the 16th clock after the clock CLK is input. One clock is output from one terminal CRY, and 16 clocks of the output from one terminal CRY are carried by the counter 21.
At the lth check, the carry terminal C of the counter 22 is
Similarly, C is outputted from the counter 23, and one clock is output from the carry terminal FCRY of the counter 23 at 16 clocks of the output from the carry terminal CRY of the counter 22, and this is output from the output terminal 24. Ta. However, in this large-scale integrated circuit,
16X since the clock CLK was manually input 16X16=
One clock is output from the output terminal 24 at 4096 clocks, 9X, fi.
〔発明が解決しようと１−る″ｇＲ題〕上述の従来の大
規模集積回路は、出力端子に制限があり、各カウンタの
出力を出力端子に出づ−ことができず、カウンタがカス
ケードに接続されたままでカウンタの動作確認を行なわ
なければならないので、動作確認に多大な時間を有づ゛
るという欠点があった。[1-gR problem that the invention seeks to solve] The above-mentioned conventional large-scale integrated circuit has a limit on the output terminals, and the output of each counter cannot be sent to the output terminal, and the counters are cascaded. Since it is necessary to check the operation of the counter while it is connected, there is a drawback that it takes a lot of time to check the operation.
本発明の目的は、各カウンタのカラン１−の動作確認を
短時間で終わらせることのできる大規模集積回路を提供
することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a large-scale integrated circuit that can complete the operation check of each counter in a short time.
本発明の大規模集積回路は、
各カウンタ毎に：信号切換回路が設けられ、該信号切換
回路は第１゜第２の入力端子とセレクト端子と第１゜第
２の出力端子とを有し、第１の出力端子は該大規模集積
回路の出力端子に接続され、第２の出力端子は該信号切
換回路に対応するカウンタに隣接プる上位のカウンタの
イネーブル端子に接続され、第１の入力端子には第１の
出力端子に通常出力される信号が入力され、第２の入力
端子には該信号切換回路に対応するカウンタのキャリー
信号が入力されるようになっており、セレクト端子に入
力する信号が通常モードのとき第１．第２の入力端子に
入力された信号をそれぞれ第１．第２の出力端子に出力
し、セレクト端子に入力される信号がテストモードのと
き第２の入力端子に人力される信号を第１の出力端子に
出力しかつ第２の出力端子に接続されているカウンタを
イネーブルとする信号を第２の出力端子から出力する。In the large-scale integrated circuit of the present invention, a signal switching circuit is provided for each counter, and the signal switching circuit has a first degree second input terminal, a select terminal, and a first degree second output terminal. , a first output terminal is connected to an output terminal of the large-scale integrated circuit, a second output terminal is connected to an enable terminal of an upper counter adjacent to the counter corresponding to the signal switching circuit; The signal normally output to the first output terminal is input to the input terminal, the carry signal of the counter corresponding to the signal switching circuit is input to the second input terminal, and the signal that is normally output to the first output terminal is input to the second input terminal. 1. When the input signal is in normal mode. The signals input to the second input terminals are respectively input to the first and second input terminals. When the signal input to the select terminal is in test mode, the signal input to the second input terminal is output to the first output terminal, and the signal input to the select terminal is connected to the second output terminal. A signal for enabling the counter is output from the second output terminal.
〔作用）
通常モードのときは、各カウンタはカスケード１二接続
されて通常のカラン（−動作を行ない、また大規模集積
回路の出力端子にはカウンタ以外の他の回路の出力が出
力される。デス１−モードのときは、名カウンタがイネ
ーブルになり、各カウンタの出力が大規模集積回路のそ
れぞれの出ｈ＠了から出力される。[Function] In the normal mode, each counter is connected in cascade (12) to perform a normal counter operation, and the output of the circuit other than the counter is output to the output terminal of the large-scale integrated circuit. When in the DES1-mode, the counters are enabled and the output of each counter is output from a respective output of the large scale integrated circuit.
このように、テストモードのときだけ、各カウンタの出
力が大規模集積回路の各出力端子から出力されるので、
大規模集積回路の出力ビン数にυ［限されることなく、
各カウンタのデスト・を短時間に行’４うことができる
。In this way, the output of each counter is output from each output terminal of the large-scale integrated circuit only in test mode.
The number of output bins of a large-scale integrated circuit is υ [without limitation,
Each counter can be reset in a short time.
次に、本発明の実施例について図面を参照して説明する
。Next, embodiments of the present invention will be described with reference to the drawings.
第１図は本発明の一実施例の大規模集積回路の構成を示
すブロック図、第２図は信号切換回路４゜５．６の回路
図、第３図は本実施例でカウンタの動作確認を行なうと
きのタイミング図である。Fig. 1 is a block diagram showing the configuration of a large-scale integrated circuit according to an embodiment of the present invention, Fig. 2 is a circuit diagram of the signal switching circuit 4゜5.6, and Fig. 3 is a confirmation of the operation of the counter in this embodiment. FIG.
カウンタ１，２．３はいずれも］６進カウンタであり、
クロック入力端子ＣＰからクロックＣＬＫが入力される
。カウンタ１．２．３のキャリー端子ＣＲＹは、それぞ
れ対応する信号切換回路４゜５．６の第２の入力＠子Ｂ
に接続されている。カウンタ１のイネーブル端子ＥＮに
は１”が入力され、カウンタ２のイネーブル端子［Ｎは
信号切換回路４の第２の出力端子Ｆに、カウンタ３のイ
ネーブル端子ＥＮは信号切換回路５の第２の出力端子Ｅ
に接続されている。信号切換回路４．５゜６の第１の出
力端子りはそれぞれ大規模集積回路の出力端子７．８．
９に接続され、また、信号切換回路４，５．６の第１の
入力端子Ａには、それぞれ大規模集積回路の出力端子７
，８．９から本来出力されるべき信号Ｃ１，Ｃ２，Ｃ３
が入力される。信号切換回路４．５．６のセレクト端子
Ｓには、通常モードのとぎ″０″、デストモードのとき
“１”τ・あるデスト信号ＴＥＳＴが入力される。Counters 1, 2.3 are both hexadecimal counters,
A clock CLK is input from the clock input terminal CP. The carry terminals CRY of the counters 1, 2, and 3 are connected to the second input of the corresponding signal switching circuit 4゜5.6.
It is connected to the. 1'' is input to the enable terminal EN of the counter 1, the enable terminal [N of the counter 2 is input to the second output terminal F of the signal switching circuit 4, and the enable terminal EN of the counter 3 is input to the second output terminal F of the signal switching circuit 5. Output terminal E
It is connected to the. The first output terminals of the signal switching circuit 4.5.6 are connected to the output terminals 7.8. of the large-scale integrated circuit, respectively.
9, and the first input terminal A of the signal switching circuits 4, 5.6 is connected to the output terminal 7 of the large-scale integrated circuit, respectively.
, 8.9. Signals C1, C2, C3 that should originally be output from
is input. To the select terminal S of the signal switching circuit 4.5.6, a certain dest signal TEST is input, which is "0" in the normal mode and "1" τ in the dest mode.
信号切換回路４，５．６は、第２図に示されるように、
アンド回路１０．１１．オア回路１２゜１３．インバー
タ１４で構成されるが、アンド回路１０．１１とオア回
路１２とインバータ１４とはマルチプレクサを形成して
いる。セレクト端子Ｓの入力（テスト信号ＴＥＳＴ）が
“０”（通常モード）であれば、インバータ１４の出力
は１１ｎとなるので、第１の入力端子Ａの入力がそのま
ま第１の出力端子りに出力され、第２の入力端子Ｂの入
力がそのまま第２の出力端子Ｅに出力される。The signal switching circuits 4, 5.6, as shown in FIG.
AND circuit 10.11. OR circuit 12°13. The AND circuit 10, 11, the OR circuit 12, and the inverter 14 form a multiplexer. When the input of the select terminal S (test signal TEST) is "0" (normal mode), the output of the inverter 14 is 11n, so the input of the first input terminal A is directly output to the first output terminal. The input from the second input terminal B is output to the second output terminal E as is.
セレクト端子Ｓの入力（テスト信号ＴＥＳＴ）が“１”
（テストモード）であれば、インバータ１４の出力はＯ
”となるので、第２の入力端子Ｂの入力が第１の出力端
子りから出力され、第２の出力端子Ｅからは“１″が出
力される。Input of select terminal S (test signal TEST) is “1”
(test mode), the output of the inverter 14 is O
”, the input from the second input terminal B is output from the first output terminal, and “1” is output from the second output terminal E.
次に、本実施例の動作について説明する。Next, the operation of this embodiment will be explained.
（１）通常の動作の場合
この場合は、テスト信号ＴＥＳＴを“０″にして、通常
モードとする。このとき、信号切換回路４．５．６のセ
レクト端子Ｓの入力は“０”であるから、上記の信号切
換回路の説明によって、本来、大規模集積回路の出力端
子７，８．９から出力されるべき信号Ｃ１，Ｃ２，Ｃ３
が、信号切換回路４，５．６の第１の出力端子りに現わ
れ、大規模集積回路の出力端子７．８．９から出力され
る。また、このときは信号切換回路４．５．６の第２の
入力端子Ｂの入力が第２の出力端子Ｅから出力されるこ
とにより、カウンタ１のキャリ一端子ＣＲＹがカウンタ
２のイネーブル端子ＥＮに、カウンタ２のキャリ一端子
ＣＲＹがカウンタ３のイネーブル端子ＥＮに接続された
のと同じことになり、カウンタ１．２．３は本来のカス
ケード接続されたときと同等に動作する。(1) Normal operation In this case, the test signal TEST is set to "0" to set the normal mode. At this time, since the input to the select terminal S of the signal switching circuit 4.5.6 is "0", according to the above explanation of the signal switching circuit, the output is originally from the output terminals 7 and 8.9 of the large-scale integrated circuit. Signals C1, C2, C3 to be
appears at the first output terminal of the signal switching circuit 4, 5.6 and is output from the output terminal 7.8.9 of the large-scale integrated circuit. Also, at this time, the input of the second input terminal B of the signal switching circuit 4.5.6 is outputted from the second output terminal E, so that the carry terminal CRY of the counter 1 becomes the enable terminal EN of the counter 2. In this case, the carry terminal CRY of the counter 2 is connected to the enable terminal EN of the counter 3, and the counters 1, 2, and 3 operate in the same manner as in the original cascade connection.
（２）カウンタ１．２．３の動作確認を行なう場合この
場合は、テスト信号ＴＥＳＴを“１”にして、テストモ
ードとする。このとき信号切換回路４．５．６のセレク
ト端子Ｓの入力は“１”となるので、カウンタ１．２．
３のキャリ一端子ＣＲＹの出力が、第２の入力端子Ｂ、
第１の出力端子りを経て、大規模集積回路の出力端子７
．８．９から出力される。また、このときは信号切換回
路４．５の第２の出力端子Ｅからは“１″が出力される
ので、カウンタ１．２．３のイネーブル端子ＥＮはいず
れも“１”が入力される。したがって、カウンタ１．２
．３は並行動作するので、クロックＣＬＫを入力すると
、第３図に示すように、１６クロツク目でいずれのカウ
ンタのキャリ一端子ＣＲＹの出力も“１”となって、こ
れが大規模集積回路の出力端子７，８．９から出力され
る。(2) When checking the operation of counter 1.2.3 In this case, the test signal TEST is set to "1" to set the test mode. At this time, the input of the select terminal S of the signal switching circuit 4.5.6 becomes "1", so the counter 1.2.
The output of the carry terminal CRY of No. 3 is connected to the second input terminal B,
Output terminal 7 of the large-scale integrated circuit via the first output terminal 7
．． Output from 8.9. Further, at this time, since "1" is output from the second output terminal E of the signal switching circuit 4.5, "1" is input to the enable terminals EN of the counters 1.2.3. Therefore, counter 1.2
．． 3 operate in parallel, so when the clock CLK is input, the output of the carry terminal CRY of each counter becomes "1" at the 16th clock as shown in Figure 3, and this is the output of the large-scale integrated circuit. It is output from terminals 7, 8, and 9.
この出力端子７．８．９の出力を監視し、規定のクロッ
ク数（ここでは１６）で出力が“１″になるかどうかを
調べることにより、各カウンタ１゜２．３の動作確認を
行うことができる。The operation of each counter 1, 2, and 3 is confirmed by monitoring the output of the output terminals 7, 8, and 9, and checking whether the output becomes "1" at the specified number of clocks (16 in this case). be able to.
以上説明したように本発明は、カウンタごとに信号切換
回路を設け、カウンタの動作１１認を行なう場合のみそ
れぞれのカウンタをイネーブルにし、かつカウンタごと
の出力を大規模集積回路のそれぞれの出力端子から出力
させるようにしたことにより、大規模集積回路の出力ビ
ン数の制限を受けることがなく、これら複数のカウンタ
の動作確認に要する時間が短縮される効果があり、また
、前記の動作確認は同時に平行して行なわれ、かつ、そ
れぞれのカウンタごとの出力が得られるので、不良のカ
ウンタがあったときにとのカウンタが不良であるかを特
定できる効果もある。As explained above, the present invention provides a signal switching circuit for each counter, enables each counter only when the counter operation is confirmed, and outputs the output of each counter from the respective output terminals of the large-scale integrated circuit. By making these outputs possible, there is no restriction on the number of output bins of large-scale integrated circuits, which has the effect of shortening the time required to check the operation of these multiple counters. Since the operations are performed in parallel and outputs are obtained for each counter, it is also possible to identify whether a counter is defective when a counter is defective.
第１図は本発明の一実施例の大規模集積回路の構成を示
すブロック図、第２図は信号切換回路４゜５．６の回路
図、第３図は本実施例でカウンタの動作確認を行なって
いるときのタイミング図、第４図は従来の大規模集積回
路の構成を示すブロック図である。
１．２．３．２１，２２．２３・・・カウンタ、４．５
．６・・・信号切換回路、
７．８．９，２４．・・・大規模集積回路の出力端子、
１０．１１・・・アンド回路、
１２．１３・・・オア回路、
１４・・・インバータ、
Ａ・・・第１の入力端子、
Ｂ・・・第２の入力端子、
Ｄ・・・第１の出力端子、
［・・・第２の出力端子、
Ｓ・・・セレクト端子、
ＣＰ・・・り１コツク入力端子、
ＥＮ・・・イネーブル端子、
ＣＲＹ・・・キャリ一端子、
ＣＬＫ・・・クロック、
ＴＥＳ王・・・テスト信号、
Ｃ１，Ｃ２，Ｃ３・・・本来の出力。Fig. 1 is a block diagram showing the configuration of a large-scale integrated circuit according to an embodiment of the present invention, Fig. 2 is a circuit diagram of the signal switching circuit 4゜5.6, and Fig. 3 is a confirmation of the operation of the counter in this embodiment. FIG. 4 is a block diagram showing the configuration of a conventional large-scale integrated circuit. 1.2.3.21, 22.23...Counter, 4.5
．． 6... Signal switching circuit, 7.8.9, 24. ...Output terminal of large-scale integrated circuit, 10.11...AND circuit, 12.13...OR circuit, 14...Inverter, A...first input terminal, B...th 2 input terminal, D...1st output terminal, [...2nd output terminal, S...Select terminal, CP...R1 input terminal, EN...Enable terminal, CRY ...Carry terminal, CLK...clock, TES king...test signal, C1, C2, C3...original output.
Claims (1)
規模集積回路において、 各カウンタ毎に信号切換回路が設けられ、 該信号切換回路は第１、第２の入力端子とセレクト端子
と第１、第２の出力端子とを有し、第１の出力端子は該
大規模集積回路の出力端子に接続され、第２の出力端子
は該信号切換回路に対応するカウンタに隣接する上位の
カウンタのイネーブル端子に接続され、第１の入力端子
には第１の出力端子に通常出力される信号が入力され、
第２の入力端子には該信号切換回路に対応するカウンタ
のキャリー信号が入力されるようになつており、セレク
ト端子に入力する信号が通常モードのとき第１、第２の
入力端子に入力された信号をそれぞれ第１、第２の出力
端子に出力し、セレクト端子に入力される信号がテスト
モードのとき第２の入力端子に入力される信号を第１の
出力端子に出力し、かつ第２の出力端子に接続されてい
るカウンタをイネーブルとする信号を第２の出力端子か
ら出力する大規模集積回路。[Claims] 1. In a large-scale integrated circuit having a plurality of cascade-connected counters, a signal switching circuit is provided for each counter, and the signal switching circuit is connected to the first and second input terminals. a terminal and first and second output terminals, the first output terminal being connected to the output terminal of the large scale integrated circuit, and the second output terminal being adjacent to the counter corresponding to the signal switching circuit. It is connected to the enable terminal of the upper counter, and the signal normally output to the first output terminal is input to the first input terminal.
The carry signal of the counter corresponding to the signal switching circuit is input to the second input terminal, and the signal input to the select terminal is input to the first and second input terminals when the signal is in the normal mode. output the signals input to the select terminal to the first and second output terminals, and output the signal input to the second input terminal to the first output terminal when the signal input to the select terminal is in test mode; A large-scale integrated circuit that outputs from a second output terminal a signal that enables a counter connected to the second output terminal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2082790A JPH03280715A (en) | 1990-03-29 | 1990-03-29 | Large scale integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2082790A JPH03280715A (en) | 1990-03-29 | 1990-03-29 | Large scale integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03280715A true JPH03280715A (en) | 1991-12-11 |
Family
ID=13784201
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2082790A Pending JPH03280715A (en) | 1990-03-29 | 1990-03-29 | Large scale integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03280715A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006098308A (en) * | 2004-09-30 | 2006-04-13 | Yamaha Corp | Magnetometric device |
-
1990
- 1990-03-29 JP JP2082790A patent/JPH03280715A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006098308A (en) * | 2004-09-30 | 2006-04-13 | Yamaha Corp | Magnetometric device |
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