JPH0328075B2 - - Google Patents
Info
- Publication number
- JPH0328075B2 JPH0328075B2 JP61067363A JP6736386A JPH0328075B2 JP H0328075 B2 JPH0328075 B2 JP H0328075B2 JP 61067363 A JP61067363 A JP 61067363A JP 6736386 A JP6736386 A JP 6736386A JP H0328075 B2 JPH0328075 B2 JP H0328075B2
- Authority
- JP
- Japan
- Prior art keywords
- superconductor
- superconductor electrode
- electrode
- layer
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N60/00—Superconducting devices
- H10N60/01—Manufacture or treatment
- H10N60/0912—Manufacture or treatment of Josephson-effect devices
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Superconductor Devices And Manufacturing Methods Thereof (AREA)
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明はトンネル型ジヨセフソン素子の製造方
法に関し、さらに詳しくは集積回路に適した微小
なトンネル型ジヨセフソン素子の製造方法に関す
る。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a method for manufacturing a tunnel-type Josephson device, and more particularly to a method for manufacturing a minute tunnel-type Josephson device suitable for integrated circuits.
(従来の技術)
代表的な従来例として、エイツチ・クローガー
(H.Kroger)らによつて1981年8月にアプライ
ド・フイジツクス・レターズ(Applied Physics
Letters)の第39巻第3号280〜282頁で発表され
た論文で提案されている方法がある。この方法を
第2図a〜cの断面図を用いて工程順に説明す
る。第2図aに示すように、基板21上にニオブ
(Nb)でなる第1の超伝導体電極22、トンネル
障壁層23、Nbでなる第2の超伝導体電極24
の3層膜を連続形成する。第1の超伝導体電極2
2および第2の超伝導体電極24は直流マグネト
ロンスパツタ法で被着する。トンネル障壁層23
はシリコン−水素(Si−H)合金を被着し、熱酸
化して形成する。上記3層膜22,23,24を
パターニングして下部配線を形成した後、第2図
bに示すように第2の超伝導体電極24上の接合
部となる場所にホトレジストでエツチングマスク
25を形成し、引続き第1および第2の超伝導体
電極22,24をアノードとして第2の超伝導体
電極24の露出部分をトンネル障壁層まで陽極酸
化し絶縁体層26を形成する。エツチングマスク
25を除去した後、第2の超伝導体電極24の露
出表面をスパツタクリーニングし、第1および第
2の超伝導体電極22,24の場合と同様な成膜
法で第3の超伝導体電極27を被着し、引続き加
工すると第2図cに示すようなジヨセフソン素子
が得られる。(Prior art) As a typical conventional example, H. Kroger et al. published Applied Physics Letters in August 1981.
There is a method proposed in a paper published in vol. 39, no. 3, pages 280-282 of Letters). This method will be explained step by step using cross-sectional views of FIGS. 2a to 2c. As shown in FIG. 2a, a first superconductor electrode 22 made of niobium (Nb), a tunnel barrier layer 23, and a second superconductor electrode 24 made of Nb are disposed on a substrate 21.
A three-layer film is successively formed. First superconductor electrode 2
2 and the second superconductor electrode 24 are deposited by direct current magnetron sputtering. Tunnel barrier layer 23
is formed by depositing a silicon-hydrogen (Si-H) alloy and thermally oxidizing it. After patterning the three-layer films 22, 23, and 24 to form the lower wiring, as shown in FIG. Then, using the first and second superconductor electrodes 22 and 24 as anodes, the exposed portion of the second superconductor electrode 24 is anodized to the tunnel barrier layer to form an insulator layer 26. After removing the etching mask 25, the exposed surface of the second superconductor electrode 24 is sputter cleaned, and the third superconductor electrode 24 is deposited using the same film formation method as the first and second superconductor electrodes 22, 24. After application of superconductor electrode 27 and subsequent processing, a Josephson element as shown in FIG. 2c is obtained.
(発明が解決しようとする問題点)
この方法では、第2図bに示した陽極酸化の工
程で、酸化は時間とともに等方的に進行するため
エツチングマスク25下部の第2超伝導体電極2
4まで一部酸化される。しかもエツチングマスク
25下部への酸化層の侵入幅をサブミクロンオー
ダーで制御するのは容易ではない。従つて、1〜
2μm程度の微小接合寸法のジヨセフソン素子を
数多く配した集積回路を作製する場合には、目標
とするジヨセフソン素子の臨界電流値が得られな
いという問題や、この値のウエーハ内での均一性
が不充分であるという問題を生じる。(Problems to be Solved by the Invention) In this method, in the anodic oxidation step shown in FIG.
Partially oxidized up to 4. Moreover, it is not easy to control the width of penetration of the oxide layer into the lower part of the etching mask 25 on the order of submicrons. Therefore, 1~
When manufacturing an integrated circuit that includes a large number of Josephson devices with micro junction dimensions of about 2 μm, there are problems such as not being able to obtain the target critical current value of the Josephson devices, and the uniformity of this value within the wafer. This raises the question of sufficiency.
本発明の目的は、このような従来の欠点を取り
除いたトンネル型ジヨセフソン素子の製法を提供
することにある。 SUMMARY OF THE INVENTION An object of the present invention is to provide a method for manufacturing a tunnel-type Josephson device that eliminates such conventional drawbacks.
(問題点を解決するための手段)
本発明によれば、基板上に第1の超伝導体電
極、トンネル障壁層、第2の超伝導体電極を連続
形成する工程、前記第2の超伝導体電極上の接合
部となる箇所にエツチングマスクを形成し、前記
第2の超伝導体電極と前記トンネル障壁層をドラ
イエツチング除去する工程、前記エツチングマス
クを残したまま第1の絶縁体層を被着する工程、
前記第1の絶縁体層をドライエツチングして接合
部の側壁を選択的に前記第1の絶縁体層で被覆す
る工程、前記第1の超伝導体電極の露出表面を陽
極酸化して第2の絶縁体層を形成する工程、前記
エツチングマスクを除去した後、前記第2の超伝
導体電極と電気的に接触するように第3の超伝導
体電極を形成する工程を含むことを特徴とするト
ンネル型ジヨセフソン素子の製造方法が得られ
る。(Means for Solving the Problems) According to the present invention, the step of successively forming a first superconductor electrode, a tunnel barrier layer, and a second superconductor electrode on a substrate; a step of forming an etching mask on the body electrode at a location that will become the junction, and removing the second superconductor electrode and the tunnel barrier layer by dry etching, and removing the first insulator layer while leaving the etching mask. the process of adhering;
dry etching the first insulator layer to selectively cover the sidewalls of the joint with the first insulator layer; and anodizing the exposed surface of the first superconductor electrode to form a second insulator layer. and, after removing the etching mask, forming a third superconductor electrode in electrical contact with the second superconductor electrode. A method for manufacturing a tunnel-type Josephson device is obtained.
(作用)
本発明では、まず第2の超伝導体電極とトンネ
ル障壁層をドライエツチングして接合部の寸法を
規定し、次に接合部の側壁を第1の絶縁体層で被
覆保護した後、露出した第1の超伝導体電極を陽
極酸化して第1の超伝導体電極と第3の超伝導体
電極との間の電気絶縁のための第2の絶縁体層を
形成する。そのため、陽極酸化の際、従来例のよ
うに酸化が接合部まで及ぶという問題がない。そ
の結果、ドライエツチング技術で規定される高寸
法精度の微小接合を備え、この接合寸法の場所的
なばらつきの小さいジヨセフソン素子の製造が可
能となる。(Function) In the present invention, first, the dimensions of the joint are defined by dry etching the second superconductor electrode and the tunnel barrier layer, and then the side walls of the joint are covered and protected with the first insulating layer. , anodizing the exposed first superconductor electrode to form a second insulator layer for electrical isolation between the first and third superconductor electrodes. Therefore, during anodic oxidation, there is no problem that the oxidation extends to the joints as in the conventional example. As a result, it becomes possible to manufacture a Josephson element that has micro-junctions with high dimensional accuracy defined by dry etching technology and has small local variations in the dimensions of these junctions.
(実施例)
次に本発明について第1図a〜fの断面図に示
す実施例を参照して詳細に説明する。(Example) Next, the present invention will be described in detail with reference to an example shown in cross-sectional views of FIGS. 1a to 1f.
まず、第1図aに示すように基板11上に第1
の超伝導体電極12、トンネル障壁層13、第2
の超伝導体電極14から成る3層膜を形成する。
第1および第2の超伝導体電極12,14は、共
にスパツタ法や電子ビーム蒸着法により被着した
それぞれ膜厚300nm、150nmのNb膜である。ト
ンネル障壁層13は、スパツタ法や蒸着法により
被着した膜厚約5nmのアルミニウムAl膜を純酸
素O2雰囲気中で熱酸化して形成する。上記3層
膜のパターニングは通常のフオトリソグラフイ工
程を用いて、フロン12(CCl2F2)やフロン13
(CF4)をエツチングガスとする反応性スパツタ
エツチング法で行なう。次に、第1図bに示すよ
うに第2の超伝導体電極14上の接合部となる場
所にレジストマスク15を形成した後、CCl2F2
やCF4による反応性スパツタエツチング法で第2
の超伝導体電極14とトンネル障壁層13を順次
除去して接合部を規定する。次に、第1図cに示
すように、エツチングマスク15を残したままプ
ラズマCVD法やスパツタ法により試料全面に二
酸化硅素(SiO2)を150nm被着し、第1の絶縁
体層16を形成する。次に、フロン23
(CHF3)などを用いた反応性スパツタエツチン
グ法やイオンビームエツチング法で第1の絶縁体
層16を平坦部の第1の超伝導体電極12表面が
現われるまでエツチングする。これらの異方性エ
ツチング法では、エツチングは主に基板面に対し
て垂直方向に進行するため、この方向に第1の絶
縁体層16の初期膜厚の厚い接合部周辺ではエツ
チング残りを生じ、第1図dに示すように接合部
の側壁を第1の絶縁体層16で被覆した構造が得
られる。その後、五硼酸アンモニウムとエチレン
グリコールの水溶液中で第1の超伝導体電極12
をアノードとして第1の超伝導体電極12の露出
表面を陽極酸化すると、第1図eに示すような酸
化ニオブ(Nb2O5)でなる第2の絶縁体層17が
形成される。Nb2O5の膜厚は陽極酸化電圧Vによ
り約2nm/Vの関係で制御される。本実施例で
は、V=100(v)で20nmのNb2O5膜を成長させ
た。NbからNb2O5への体積膨張は約2.6倍である
から、陽極酸化で消費された第1の超伝導体電極
12の膜厚は約80nmである。ここでは、陽極酸
化のアノードとして第1の超伝導体電極12を用
いたが、前もつて第1の超伝導体電極12の下部
に電気的接触を保つて設けた導体層を用いてもよ
い。最後に、エツチングマスク15を除去した
後、第2の超伝導体電極14表面をスパツタクリ
ーニングし、第1図fに示すように第2の超伝導
体電極14のパターニングと同様な方法で400n
mのNb膜でなる第3の超伝導体電極18を形成
する。 First, as shown in FIG.
superconductor electrode 12, tunnel barrier layer 13, second
A three-layer film consisting of superconductor electrodes 14 is formed.
The first and second superconductor electrodes 12 and 14 are Nb films with a thickness of 300 nm and 150 nm, respectively, deposited by sputtering or electron beam evaporation. The tunnel barrier layer 13 is formed by thermally oxidizing an aluminum Al film with a thickness of about 5 nm deposited by sputtering or vapor deposition in a pure oxygen O 2 atmosphere. The above three-layer film was patterned using a normal photolithography process using Freon 12 (CCl 2 F 2 ) and Freon 13
A reactive sputter etching method using (CF 4 ) as an etching gas is used. Next, as shown in FIG. 1b, after forming a resist mask 15 on the second superconductor electrode 14 at a location that will become the bonding part, CCl 2 F 2
The second method is a reactive sputter etching method using
The superconductor electrode 14 and tunnel barrier layer 13 are sequentially removed to define a junction. Next, as shown in FIG. 1c, silicon dioxide (SiO 2 ) is deposited to a thickness of 150 nm over the entire surface of the sample by plasma CVD or sputtering while leaving the etching mask 15 to form a first insulating layer 16. do. Next, Freon 23
The first insulator layer 16 is etched by a reactive sputter etching method using (CHF 3 ) or the like or an ion beam etching method until the flat surface of the first superconductor electrode 12 is exposed. In these anisotropic etching methods, etching mainly proceeds in a direction perpendicular to the substrate surface, so that etching remains in this direction around the junction where the initial film thickness of the first insulating layer 16 is thick; As shown in FIG. 1d, a structure is obtained in which the side walls of the joint are covered with the first insulating layer 16. Thereafter, the first superconductor electrode 12 is placed in an aqueous solution of ammonium pentaborate and ethylene glycol.
When the exposed surface of the first superconductor electrode 12 is anodized using the superconductor as an anode, a second insulating layer 17 made of niobium oxide (Nb 2 O 5 ) is formed as shown in FIG. 1e. The film thickness of Nb 2 O 5 is controlled by the anodic oxidation voltage V in a relationship of approximately 2 nm/V. In this example, a 20 nm Nb 2 O 5 film was grown at V=100 (v). Since the volume expansion from Nb to Nb 2 O 5 is approximately 2.6 times, the thickness of the first superconductor electrode 12 consumed by anodic oxidation is approximately 80 nm. Here, the first superconductor electrode 12 was used as the anode for anodic oxidation, but a conductor layer previously provided under the first superconductor electrode 12 while maintaining electrical contact may also be used. . Finally, after removing the etching mask 15, the surface of the second superconductor electrode 14 is sputter cleaned, and as shown in FIG.
A third superconductor electrode 18 made of a Nb film of m is formed.
本実施例では、第1図eに示した陽極酸化の工
程で、接合部の側壁が第1の絶縁体層16で被覆
保護されているため、陽極酸化層が接合部まで進
入することがない。そのため、第1の超伝導体電
極12と第2の超伝導体電極14との間の電気絶
縁層に第1の超伝導体電極12の陽極酸化膜を用
いても、接合寸法は異方性ドライエツチング法で
規定されるため高寸法精度で場所的なばらつきの
小さいジヨセフソン素子が形成できる。 In this embodiment, in the anodization step shown in FIG. 1e, the side wall of the joint is covered and protected by the first insulating layer 16, so the anodic oxidation layer does not penetrate into the joint. . Therefore, even if the anodic oxide film of the first superconductor electrode 12 is used as the electrical insulating layer between the first superconductor electrode 12 and the second superconductor electrode 14, the bonding dimension is anisotropic. Since it is defined by a dry etching method, Josephson elements with high dimensional accuracy and small local variations can be formed.
本実施例では、第1、第2、第3の超伝導体電
極として共にNb膜を用いたが、第1の超伝導体
電極には陽極酸化が可能な窒化ニオブ(NbN)
などのNb化合物を、第2、第3の超伝導体電極
には各種の超伝導体材料を用いることができる。
トンネル障壁層にはAl酸化膜以外に他の金属酸
化膜、半導体膜、絶縁体膜なども適用できる。ま
た、第1の絶縁体層にはSiO2膜以外に他の絶縁
体膜を用いても何ら問題はない。 In this example, Nb films were used as the first, second, and third superconductor electrodes, but the first superconductor electrode was made of niobium nitride (NbN), which can be anodized.
Various superconductor materials can be used for the second and third superconductor electrodes.
In addition to the Al oxide film, other metal oxide films, semiconductor films, insulator films, etc. can also be used as the tunnel barrier layer. Moreover, there is no problem in using an insulating film other than the SiO 2 film for the first insulating layer.
(発明の効果)
以上説明したように本発明によれば、第1の超
伝導体電極と第2の超伝導体電極との間の電気絶
縁層に第1の超伝導体電極の陽極酸化膜を用いて
も、接合寸法は異方性ドライエツチング法で規定
されるため高寸法精度で場所的なばらつきの小さ
いジヨセフソン素子が形成できる。(Effects of the Invention) As explained above, according to the present invention, the anodic oxide film of the first superconductor electrode is formed on the electrical insulating layer between the first superconductor electrode and the second superconductor electrode. Even when using the method, a Josephson element with high dimensional accuracy and small local variations can be formed because the bonding dimensions are determined by an anisotropic dry etching method.
第1図a〜fは本発明のトンネル型ジヨセフソ
ン素子の製造方法を工程順に示す断面図、第2図
a〜cは従来のトンネル型ジヨセフソン素子の製
造方法を工程順に示す断面図である。
図において、11,21は基板、12,22の
第1の超伝導体電極、13,23はトンネル障壁
層、14,24の第2の超伝導体電極、15,2
5はエツチングマスク、16,26は第1の絶縁
体層または絶縁体層、17は第2の絶縁体層、1
8,27は第3の超伝導体電極である。
FIGS. 1a to 1f are cross-sectional views showing a method for manufacturing a tunnel-type Josephson device according to the present invention in order of steps, and FIGS. 2 a-c are sectional views showing a conventional method for manufacturing a tunnel-type Josephson device in order of steps. In the figure, 11, 21 are substrates, 12, 22 are first superconductor electrodes, 13, 23 are tunnel barrier layers, 14, 24 are second superconductor electrodes, 15, 2
5 is an etching mask, 16 and 26 are first insulator layers or insulator layers, 17 is a second insulator layer, 1
8 and 27 are third superconductor electrodes.
Claims (1)
層、第2の超伝導体電極を連続形成する工程、前
記第2の超伝導体電極上の接合部となる箇所にエ
ツチングマスクを形成し、前記第2の超伝導体電
極と前記トンネル障壁層をドライエツチング除去
する工程、前記エツチングマスクを残したまま第
1の絶縁体層を被着する工程、前記第1の絶縁体
層をドライエツチングして接合部の側壁を選択的
に前記第1の絶縁体層で被覆する工程、前記第1
の超伝導体電極の露出表面を陽極酸化して第2の
絶縁体層を形成する工程、前記エツチングマスク
を除去した後、前記第2の超伝導体電極と電気的
に接触するように第3の超伝導体電極を形成する
工程を含むことを特徴とするトンネル型ジヨセフ
ソン素子の製造方法。1 Step of sequentially forming a first superconductor electrode, a tunnel barrier layer, and a second superconductor electrode on a substrate, forming an etching mask at a location on the second superconductor electrode that will become a joint. , removing the second superconductor electrode and the tunnel barrier layer by dry etching, depositing a first insulator layer while leaving the etching mask, and dry etching the first insulator layer. selectively covering a side wall of the joint portion with the first insulating layer;
anodizing the exposed surface of the superconductor electrode to form a second insulator layer; after removing the etching mask, forming a third insulator layer in electrical contact with the second superconductor electrode; 1. A method for manufacturing a tunnel-type Josephson device, comprising the step of forming a superconductor electrode.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61067363A JPS62224988A (en) | 1986-03-27 | 1986-03-27 | Manufacturing method of tunnel type Josephson device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61067363A JPS62224988A (en) | 1986-03-27 | 1986-03-27 | Manufacturing method of tunnel type Josephson device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62224988A JPS62224988A (en) | 1987-10-02 |
| JPH0328075B2 true JPH0328075B2 (en) | 1991-04-17 |
Family
ID=13342852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61067363A Granted JPS62224988A (en) | 1986-03-27 | 1986-03-27 | Manufacturing method of tunnel type Josephson device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62224988A (en) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60208873A (en) * | 1984-04-03 | 1985-10-21 | Nec Corp | Manufacture of josephson junction element |
-
1986
- 1986-03-27 JP JP61067363A patent/JPS62224988A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62224988A (en) | 1987-10-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4455568A (en) | Insulation process for integrated circuits | |
| US4548834A (en) | Method of producing a Josephson tunnel barrier | |
| US4299679A (en) | Method of producing Josephson elements of the tunneling junction type | |
| EP0476844A1 (en) | Method for fabricating Josephson tunnel junctions with accurate junction area control | |
| JPS6257263A (en) | Manufacture of josephson integrated circuit | |
| JPH0328075B2 (en) | ||
| CN114497344B (en) | Deep submicron Josephson tunnel junction and preparation method thereof | |
| JPH0334237B2 (en) | ||
| JPH0328074B2 (en) | ||
| JP2002299705A (en) | Fabrication method of small area tunnel junction | |
| JP2646440B2 (en) | Method of manufacturing Josephson junction device | |
| JPS60208873A (en) | Manufacture of josephson junction element | |
| JPH0511432B2 (en) | ||
| JPS63224273A (en) | Josephson junction element and its manufacture | |
| JPS61144892A (en) | Production of josephson integrated circuit | |
| JPH0234195B2 (en) | ||
| JPH0828538B2 (en) | Method for forming superconducting thin film pattern | |
| JPH0222818A (en) | Manufacture of semiconductor device | |
| JPH0114701B2 (en) | ||
| JPS6167975A (en) | Manufacture of josephson junction element | |
| JPH0523510B2 (en) | ||
| JPS6224677A (en) | Formation of ground plane for superconducting circuit | |
| JPH0481876B2 (en) | ||
| JPS60208874A (en) | Manufacture of josephson junction element | |
| JPS6147679A (en) | Production of josephson junction element |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |