JPH03282926A - 浮動小数点数演算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、浮動小数点数値データを処理する加減算装
置、すなわち浮動小数点数演算装置に関する。

（従来の技術） 符号付絶対値表現に於いて浮動小数点数値は、指数部、
仮数部、仮数部の符号によつ、て表わされる。例えばＩ
ＥＥＥ７５４規格の倍精度数Ｄ（６４ｂｉｔ）及び、単
精度数Ｓ　（３２ｂ　ｉ　ｔ）は、次の様に表現される
。

Ｄ＝　（−１）”Ｘｉ、ｆｘ２°−１０２３ｓｈｏ　　
ｏｒ　　１　　　　　（ｌｂｉｔ）ｆ：ｏｏｏ・・・０
０〜１１１・・・１１（５２ｂｉｔ） ｅ−０〜２０４７　　　　　（１１ｂ　ｉ　ｔ）Ｓ−（
−１）　Ｓｘｉ、ｆｘ２°−１２７ｓ：Ｏｏｒ　　１　
　　　　（ｌｂｉｔ）ｆ　：　０００・・・００〜１１
１・・・１１（２３ｂ　ｉ　ｔ） ｅ−Ｃ１〜２５５　　　　　　（８ｂ　ｉ　ｔ）ここで
、Ｓは仮数部の符号であり、Ｄ（またはＳ）が正の時０
１負の時１である。ｆは、仮数部の小数部であり、隠れ
ビットとなる整数部が１となるように正規化されている
。ｅは、指数部で、バイアス値として倍精度数で１０２
３．単精度数で１２７を本来の指数に加えたオフセット
表現で表わされる。第１２図（＋１）、（ｂ）にそのフ
ォーマットを示す。

浮動小数点数値演算は、整数値演算に比べ処理がはるか
に複雑であるため実行するには多くの時間を必要とする
。ハードウェア実装に於いては、演算の実行速度、精度
とコストとの間でトレード・オフが存在する。演算の高
速化、高精度化を図ると演算器は大規模なものになる。

特に仮数部の精度を上げるとビット幅が広くなり、演算
処理も複雑なため、仮数部演算器が演算器全体の大半を
占め比較的高価になる。一方、゛指数部演算器、符号部
演算器は、精度を上げてもビット数はそれほど増えない
。また演算が単純なため、これらが演算器全体に占める
割合もわずかである。

第１６図は、従来の倍精度／単精度浮動小数点数演算装
置の一例を示す。図において、この演算装置は、符号演
算手段１００．指数部演算手段１０１、仮数部演算手段
１０２を有しており、これらはいずれも倍精度数値デー
タを直接扱えるだけのビット幅を持つ演算器を実装して
いる。したかって、倍精度数値データ、単精度数値デー
タにかかわらず、最高速の場合で１クロツク毎に１組の
データを入力することができるので、１クロツク毎に１
つの演算結果を得ることができる。

この演算装置において、指数部演算手段１０１は例えば
指数部比較器１０３．指数部セレクタ１０４、加減算器
１０５およびインフレメンタ１０６から構成されており
、第１２図（ａ）、（ｂ）に示すビット幅ｅの信号Ｅの
入力により、指数部の演算を行う。仮数部演算装置１０
２は、例えば仮数部交換器１０７１桁合わせシフタ１０
８．反転回路１０９．加算器１１０．補数化回路１１１
゜正規化シフタ１１２．プライオリティ・エンコーダ１
１３．丸め回路１１４および再正規化回路１１５からな
る。仮数部交換器１０７には第１２図（ａ）、（ｂ）に
しめすビット幅ｆの信号Ｆが人力され、仮数部の演算が
行われる。

このように従来の倍精度／単精度浮動小数点数演算装置
では、指数部演算手段１０１および仮数部演算手段１０
２とも倍精度データを直接扱えるだけのビット幅を持つ
演算器を実装しているので、第１２図（ａ）に示す倍精
度データＳ、Ｅ、Ｆが入力されると、各回路は所定の演
算を行って浮動小数点数を算出する。一方、単精度デー
タＳ、Ｅ。

Ｆが入力されると、倍精度用の演算器の一部分を用いて
浮動小数点数の演算が行われる。したがって、この単精
度用のデータ演算の場合、比較的高価な仮数部演算器の
ビット幅の半分しか用いておらず、ハードウェア資源を
有効に利用していないという問題点があった。

なお、この装置の各回路部分の詳細については、後述す
る本発明の詳細な説明部分で後述するものと類似である
ので、特にここでは説明しない。

（発明が解決しようとする課題） この様に従来の倍精度数値データを直接扱える倍精度／
単精度浮動小数点数演算装置では、単精度数値データの
演算時に於いて仮数部演算器のビット幅を約半分しか用
いておらず、ハードウェア資源を十分に利用していない
、という問題点があった。

本発明は、上記のような従来技術の欠点を解決するため
のもので、倍精度数値データを直接処理することができ
る演算器に比較的少ないハードウェアを付加することに
より、単精度数値データの演算を従来の２倍の速度で実
行可能な浮動小数点数演算装置を提供することを目的と
する。

［発明の構成］ （課題を解決するための手段） この発明では、上記目的を達成するために、倍精度数値
データを扱えるビット幅を有し、倍精度数値データの演
算を行う第１の演算モードと、単精度数値データの演算
を行う第２の演算モードと、フィールドを分割して用い
、各フィールドで異なる単精度数値データの演算を行う
第３の演算モードとで作動する仮数部演算手段を有する
ことを特徴とする浮動小数点数演算装置、を提供するこ
とを要旨とする。

（作用） 倍精度数値データの演算を行う第１の演算モードでは、
第１の符号演算手段、第１の指数部演算手段、および仮
数部演算手段を用いて浮動少数点数の演算が行われ、単
精度数値データの演算を行う第２の演算モードでは、第
１．第２の符号演算手段のいずれかと、第１．第２の指
数部演算手段のいずれかと、さらに仮数部演算手段１を
用いて浮動小数点数の演算が行われる。さらに、１度に
２組の異なる単精度数値データの演算を行う第３の演算
モードでは、第１．第２の符号演算手段の両者と、第１
．第２の指数部演算手段の両者、および仮数部演算手段
とで２組の浮動小数点数の演算が行われる。

（実施例） 第１図は、この発明の第１の実施例を示すブロック図で
ある。図示のようにこの装置は、仮数部演算手段１と、
倍精度／単精度兼用の第１の指数部演算手段２と、単精
度数値データ専用の第２の指数部演算手段３１倍精度／
単精度兼用の第１の符号部演算手段５９．および単精度
数値データ専用の第２の符号部演算手段６０とで構成さ
れている。

仮数部演算手段１は、仮数部比較器（大小比較器）４．
仮数部交換器５１桁合わせ回路（ノクレルシフタ）６．
ビット反転器７．加算器８．プライオリティ・エンコー
ダ９．および正規化回路１０から構成されている。これ
ら各回路はいずれも第１、第２のフィールドに分割され
ているが、第１゜第２のフィールドを連結したモードで
も作動可能なようにされている。なお各回路の第１．第
２のフィールドへの分割は、少量の７Ｘ−ドウエアで簡
単に行うことができる。

第１の指数部演算手段２は、第１指数部比較器１１、第
１指数部演算器１２．第１指数部選択器（セレクタ）１
３からなり、これらはいずれも倍精度数値データを扱え
るビット数を実装している。

第２の指数部演算手段３は、第２指数部比較器１４、第
２指数部演算器１５．第２指数部セレクタ１６からなり
、これらは少なくとも単精度数値データを扱えるビット
数を実装している。

第１の符号部演算手段５９は倍精度数値データを扱える
ビット数を実装した第１符号部演算器６２からなり、ま
た第２の符号部演算手段６０は少なくとも単精度数値デ
ータを扱えるビ・ソト数を実装した第２指数部演算器６
３からなる。

次に上記装置の動作について説明する。

まず、倍精度数値データの演算を行う第１の演算モード
について説明する。第１図に示す装置には、第１２図（
ａ）に示す倍精度の数値データが入力されている。仮数
部は、第１のフィールドと第２のフィールドを連結した
仮数部演算手段１に入力され、演算される。指数部は、
倍精度／単精度兼用の第１の指数部演算手段２で演算さ
れる。

また、符号部は、倍精度／単精度兼用の第１の符号部演
算手段５９で演算される。

次に単精度数値データの演算を行う第２の演算モードに
ついて説明する。第１図に示す演算装置には、第１２図
（ｂ）に示す単精度の数値データが入力されている。仮
数部は、第１のフィールドと第２のフィールドに分割し
た仮数部演算手段１に入力され、第１．第２のいずれか
のフィールドにおいて演算される。指数部は、倍精度／
単精度兼用の第１の指数部演算手段２．または単精度専
用の第２の指数部演算手段３のいずれかで演算される。

また、符号部は、倍精度／単精度兼用の第１の符号部演
算手段５９．または単精度専用の第２の符号部演算手段
６０のいずれかで演算される。

最後に２組の異なる単精度数値データの演算を行う第３
の演算モードの場合について説明する。

第１図に示す演算装置には、第１２図（ｃ）に示すよう
な第１．第２の異なる２組の単精度数値データが入力さ
れている。仮数部は、第１のフィールドと第２のフィー
ルドに分割した仮数部演算手段１に入力され、各々独立
に第１のフィールドにおいて第１組の単精度数値データ
の演算を行い、第２のフィードにおいて第２の組の単精
度数値データの演算を行う。指数部は、倍精度／単精度
兼用の第１の指数部演算手段２．および単精度専用の第
２の指数部演算手段３で各々演算される。また、符号部
は、倍精度／単精度兼用の第１の符号演算手段５９．お
よび単精度専用の第２の符号部演算手段６０で各々演算
される。

このように第３の演算モードでは、異なる２組の単精度
数値データを並列に演算する事ができるので、従来の装
置に比べ、単精度数値データの演算速度が実質的に２倍
となる。なお、そのためのハードウェアの追加は、実装
ビット数が少ない単精度数値データ用の第２の符号部演
算手段６０゜第２の指数部演算手段３と、仮数部演算手
段１を第１．第２のフィールドに分割する少量のハード
ウェアのみでよい。

なお、仮数部演算手段１では、一般に、１）仮数部の桁
合わせ処理、２）仮数部の真の加算／減算処理、３）丸
め処理、４）正規化処理、等が行われるが、各々の処理
手段の構成および処理順序により、仮数部演算手段は様
々な構成が考えられる。

次に、第１図の各部の構成を詳細に示す第２図以下の図
面を用いて、この発明の１実施例装置をより詳細に説明
する。

第２図の装置において、浮動小数点数の演算では、指数
部、仮数部、および仮数部の符号は、それぞれ異なる回
路で計算する事ができる。第２図は、仮数部演算手段１
．指数部演算手段２，３、および符号部演算手段５９．
６０を示したものである。この実施例は、ＩＥＥＥ７５
４規格に準拠している。

この実施例の仮数部演算手段１は、真の加／減算処理を
行う前に丸め処理によるインクリメントの有無を判定し
、丸め処理と真の加／減算処理を同時に行うように構成
されている。

装置には、符号付絶対値表現で表わされた第１オペラン
ド（仮数部Ｆｌ、指数部Ｅｌ、仮数部の符号Ｓ１）、第
２オペランド（仮数部Ｆ２．指数部Ｅ２．仮数部の符号
Ｓ２）、真の加／減算の何れを行なうかを示す加減制御
信号６８．丸めモードを示す丸めモード信号６９．演算
モードを示す信号６１が入力されている。

仮数部のフォーマットを第１３図に示す。仮数部は、桁
あふれビットｖ、整数部の隠れビットＮ。

最小有意桁の１ビツト下の値を表わすガードピッ）Ｇ、
Ｇのさらに１ビツト下の値を表わす丸めビットＲ，Ｒよ
り下の全ビットの論理和であるステイッキビットＳｔが
拡張されている。

加減算制御信号６８は、真の加算を行うのか真の減算を
行うのかを示す信号であり、２つの仮数部の符号（＋：
０．−：１）と演算モード（加算０、減算：１）との排
他的論理和である。丸めモード信号６９とは、丸め処理
の種類を示す信号である。なお第１４図に丸めモードの
１例を示す。

また、演算モード信号６１は、倍精度演算、単精度演算
、単精度倍速演算の各モードを表わす信号である°（単
精度、単精度倍速演算の場合：１１倍精度演算の場合二
〇）。

まず、第２図を用いて装置の各ブロックを説明する。指
数部比較回路１１．１４は、第１オペランドの指数部Ｅ
ＨＩ、ＥＬＩがら第２オペランドの指数部ＥＨ２，ＥＬ
２を減じて指数部大小比較信号３３．３５と指数部の差
信号３２．３４を求める。指数部比較回路１１は単精度
／倍精度兼用であり、倍精度数の演算の場合は、指数部
は指数部比較回路１１に於て比較される。指数部比較回
路１４は、単精度専用の比較器であり、単精度倍速演算
を行う場合は、比較器１１．１４に於て各々独立に処理
を行う。また、指数部選択器１３では、指数部大小比較
信号３３によって大きい方の指数部２７が選択される。

指数選択器１６では、指数部大小比較信号３５によって
大きい方の指数部３１が選択される。

仮数部比較回路４は、第１オペランドの仮数部Ｆ１と第
２オペランドの仮数部Ｆ２の比較を行い、仮数部大小比
較信号３６．３６　．３７を求める。

第５図（ａ）は、仮数部比較器４の詳細図、第５図（ｂ
）は、データの入力フォーマットである。

この回路は、２段の木構造を成している。第一段目は、
６つの８ビツト・コンパレータ７ｏと１つの５ビツト・
コンパレータ７１より構成される。

各々のコンパレータは、８ビツト或は５ビット単位で各
フィールドの大小比較結果（例えば入力Ａ。

Ｂに対しＡ＞Ｂ、ＢＡＡ）を示す２ビツトの信号を出力
する。第２段目は、２つの３ビツト・コンパレータ７２
と１つの７ビツト・コンパレータ７３より構成される。

７ビツト・コンパレータ７３は、第１段目の全出力を入
力として倍精度数値の仮数部の大小比較を行い、比較信
号３６′を出力スル。２つの３ビツト・コンパレータは
、各々第１フイールド、第２フイールドに入力された単
精度数値の仮数部ＦＨＩとＦＨ２、及びＦＬＩとＦＬ２
の大小比較を行い、比較信号３６．３７を出力する。

仮数部交換回路５は、指数部大小比較信号３３゜３５と
仮数部大小比較信号３６−．３６．３７により、第１オ
ペランド、第２オペランドの大小比較を行い、絶対値の
大きい方のオペランドの仮数部を仮数部１９Ｈ，１９Ｌ
、小さい方を仮数部２０Ｈ，２ＯＬとして出力する。大
小比較の論理は、以下の通りである。

（１）指数部の大きさが異なる場合は、指数部の大きい
方のオペランドをオランド１ ９Ｈ，１９Ｌとする （２）指数部の大きさが等しい場合は、仮数部の大きい
方のオペランドをオペランド １９Ｈ，１９Ｌとする 第６図は、仮数部交換回路５の詳細図である。

仮数部交換回路５は、セレクタ７４とセレクタυ制御回
路７５より成る。セレクタ【よ、第１フィールド、第２
フイールドに分割されており、第１フイールド同士、或
は第２フイールド同士を交換する。

制御回路７５は、演算モード信号６１．指数部大小比較
信号３３，３５、仮数部比較信号３６．３６　３７によ
り交換制御信号５５．５６を出力する。倍精度演算の場
合は、第１フィールド、第２フイールドは一緒に交換し
、単精度、或（Ａ単精度倍速演算の場合は独立に交換す
る。

桁合わせ回路６は、仮数部２０Ｈ，２ＯＬを指数部の差
信号３２或は信号３４の数だけ右シフトシテ、仮数部１
９Ｈ，１９Ｌに桁合わせし、仮数部２１Ｈ，２１Ｌとす
る。また、並行してステ・ツキ・ビットを生成する。第
７図は、桁合わせ回路６の詳細図である。桁合わせ回路
６番よ、第１フイールド、第２フイールドに分割可能な
右）くレル・シフタ７６と２つのステッキ・ビ・ソト生
成器７７より構成される。倍精度演算を行う場合は、第
１フイールドと第２フイールドは連結され、第２フイー
ルドのＭＳＢには第１フイールドよりシフトアウトした
ビット列がシフトインされる。第１フイールドのＭＳＢ
には、０がシフトインされる。

ステッキ・ビットは、第２フイールドのシフタよリシフ
トアウトしたビット列の論理和として求められる。単精
度、単精度倍速演算を行う場合は、。

演算モード信号６１によりシフタを第１フイールド、第
２フイールドに分割して用いる。第１フイールド、第２
フイールドともＭＳＢには０がシフトインされる。また
、ステッキ・ビットは、第１フイールド、第２フイール
ド各々よりシフトアウトしたビット列の論理和として求
める。

反転回路７は、真の減算を行う場合に仮数部２１Ｈ，２
１Ｌのビット反転を取る回路である。第１フイールド、
第２フイールドを独立に反転制御するため２つに分割さ
れた排他的論理和アレイとして構成される。

丸め先見回路４０は、仮数部の特定の部分と加減算制御
信号６８．丸めモード信号６９．第１オペランドの符号
、交換制御信号５５．５６の値により、演算後正規化が
不要であると仮定した場合に丸めによるインクリメント
が必要か否かを示す第１の丸め判定と正規化が必要であ
ると仮定した場合に丸めによるインクリメントが必要か
否かを示す第２の丸め判定を行なう（必要な場合に１）
。

丸めによるインクリメントを行なうか否かは、正規化さ
れた仮数部の最小有意桁、その１つ下のビット、さらに
下の全ビットの論理和の３ビツトで決定できる。第１５
図は、丸めモード別によるインクリメントの判定論理で
ある。また、丸めを行なう位置は演算後でないと決定で
きないが、その位置は真の加／減算とも各々第８図（ｃ
）に示す２通りしかない。よって、両方の場合を仮定し
て各々の場合の解を求め、後で選択すればよい。

丸め先見回路４０は、第８図（ａ）に示した前記第１．
及び第２の丸め判定を行う回路より成る。

倍精度演算時には、仮数部の下位５ビツトの和によって
第１．第２の丸め判定を行う。また、単精度演算、単精
度倍速演算の場合は、第１フイールドの下位５ビツトの
和より第１フイールドに対する第１．第２の丸め判定を
行い、第２フイールドの下位５ビツトの和から第２フイ
ールドに対する第１．第２の丸め判定を行う。

メイン加算器４１は、第１オペランドの仮数部Ｆｌ、第
２オペランドの仮数部Ｆ２．第１の丸め判定値の加／減
算を行い、丸め後に正規化が生じないと仮定した場合の
解４６Ｈ，４６Ｌを求める。

メイン加算器４２は、第１オペランドの仮数部Ｆ１、第
２オペランドの仮数部Ｆ２．第２の丸め判定値の加／減
算を行い、丸め後に正規化が必要であると仮定した場合
の解４７Ｈ，４７Ｌを求める。

第９図は、メイン加算器４１の詳細図である。メイン加
算器４２とメイン加算器４１は、丸め判定信号の加算位
置が異なるだけで構成は同じである。

メイン加算器４１．４２は、３人力加算器であり、初段
の全／半加算器アレイ７８でＣ３Ａ（ｃａｒｒｙ　　５
ａｖｅｄ　　ａｄｄｅｒ）を構成し、３つの入力値の加
算を行っている。第２段目７９は、４ビツト毎にＣＬＡ
（ｃａｒｒｙｌｏｏｋａｈｅａｄ　　ａｄｄｅｒ）、さ
らに１２゜或は１６ビツト毎にＣ５Ａ（ｃａｒｒｙｓｅ
ｌｅｃｔ　　ａｄｄｅｒ）を構成し、最終加算を高速に
行っている。メイン加算器４１．４２は、演算モード信
号６１により第１フイールドと第２フイールドに分割可
能である。倍精度演算時には、両フィールドを連結して
用いる。また、単精度。

単精度倍速演算時には、分割して用いる。

解選択回路４３は、２つのメイン加算器で求めた２つの
解の内、正しい方の解を選択するセレクタである。選択
回路は、第１フイールド、第２フイールド独立に制御可
能である。倍精度演算の場合は、第１フイールド、第２
フイールドを一緒に選択する。選択の論理は、次の通り
である。

（１）加算を行った場合は、第１の加算器の解のあふれ
ビットＶが１であれば第２の 加算器の解、０であれば第１の加算器 の解を選択する。

（２）減算を行った場合は、第１の加算器の解の隠れピ
ッ）Ｎが１であれば第１の加 算器の解、０であれば第２の加算器の 解を選択する。

プライオリティ・エンコーダ９は、正規化処理に於てシ
フトするステップ数３８．３９を出力する。第１０図（
ａ）は、プライオリティ・エンコーダ９の詳細図である
。プライオリティ・エンコーダは、２段の木構造を成し
ている。第１段目８０は、８つの８ビツトプライオリテ
イ・エンコーダ８１から成り、８ビツト毎にエンコード
結果３ビツトを出力する。第２段目８２は、２つの４ビ
ツトプライオリテイ・エンコーダ８３から成り、４ビツ
ト毎にエンコード結果２ビツトを出力する。

プライオリティ・エンコーダ９は、演算モード信号６１
により分割可能である。倍速度演算の場合は、第１０図
（ｂ）に示すように仮数部２３（Ｖ。

Ｓｔビットを除いた５５ビツト）が入力され、６ビツト
のエンコード結果３８を出力する。単精度。

単精度倍速演算の場合には分割して用い、第１０図（ｂ
）に示すように２つ単精度数の仮数部２３Ｈ，２３Ｌ　
（Ｖ、Ｓ　ｔ　ビットを除いた２６ビツト）が入力され
る。ここで第２のフィールドには、第１０図（ａ）に示
すように２３Ｌが３ビツトシフトして入力され、５ビツ
トのエンコード結果３８゜３９が出力される。

正規化回路１０は、隠れビットＮが１になるように演算
結果２３Ｈ，２３Ｌを正規化するための回路である。第
１１図は、正規化回路１０の詳細図である。正規化回路
１０は、１ビツト右シフタ８４と左バレル・シフタ８５
から構成される。正規化回路１０は、演算モード信号６
１によって分割可能である。倍精度演算の場合は連結し
て用い、Ｖビットが１の時は１ビツト右シフト、Ｖビッ
トが０の時はシフト信号３８の値だけ左にシフトされる
。単精度、単精度倍速演算の場合には、第１フイールド
、第２フイールドに分割して用い、各フィールドのＶの
値によって１ビツト右シフト或は、シフト信号３８．及
び３９の値だけ左にシフトされる。何れの場合も０がＬ
ＳＢにシフトインされる。

指数演算器１２．１５は正規化によってシフトした分だ
け指数を調整する回路である。指数部演算器１２は、単
精度／倍精度兼用であり、倍精度演算の場合は指数部演
算器１２により指数５７が計算される。すなわち正規化
により１ビツト右シフトした場合にはインクリメント、
ｎビット左シフトした場合にはｎを指数２７より減する
。単精度、単精度倍速演算部の場合には、指数演算器１
２．１５で各々第１フイールド、第２フイールドの指数
５７．５８を同様にして計算する。

符号部演算器６２．６３は、第１オペランドの符号部Ｓ
１より解の符号６４．６５を求める回路である。解の符
号６４．６５は、次のような論理で求める。

（１）真の加算を行った場合：解の符号は、Ｓｌに等し
い （２）真の減算を行った場合： 解が０でなく、仮数部の交換が起こら なかった場合：　　８１に等しい。

解が０でなく、仮数部の交換が起こっ た場合：　　　　　８１の反転 解が０で、丸めモードが負方向丸めで ある場合：　　　　負 解が０で、負方向丸め以外の丸めモー ドの場合：　　　　正 次に、上記第２図に示す実施例の動作について説明する
。まず、倍精度数値データの演算を行う第１の演算モー
ドについて説明する。

倍精度数値データの計算では、仮数部演算手段１は連結
して動作する。指数部は、指数部演算手段２によって処
理される。また、符号部は、符号部演算手段５９によっ
て処理される。第２図に示す演算装置には、第１２図（
ａ）に示す倍精度の数値データが入力されている。仮数
部Ｆｌ、Ｆ２は、第１３図（ａ）示すようなフォーマッ
トで入力される。まず指数部ＥＨＩ、ＥＨ２は指数部比
較器１１で比較され、指数の差信号３２が求められる。

また、比較結果により大きい方の指数部２７が選択され
る。仮数部Ｆｌ、Ｆ２は、仮数部比較器４に於て比較さ
れる。各々の比較結果により絶対値の大きい方のオペラ
ンドの仮数部が仮数部１９として仮数部交換器５より出
力される。桁合わせ回路６では、小さい方のオペランド
の仮数部２０が指数の差信号３２の値に従い、右シフト
される。このとき並行してステッキ・ビットが生成され
る。真の減算を行う場合には、仮数部反転器７に於いて
、仮数部２０の反転が取られる。仮数部の下位５ビツト
は丸め先見回路４０に入力され、その和によって前記第
１．第２の丸め判定を行う。

コレら仮数部１９．２２および丸め判定の値４５は、メ
イン加算器４１．４２に入力され、正規化が不必要であ
ると仮定した場合の第１の演算結果４６と正規化が必要
であると仮定した場合の第２の演算結果４７が計算され
る。解選択回路２０は、第１の演算結果４６のＶ、Ｎビ
ットの値により正しい解２３を選択する。選択された解
２３は、プライオリティ・エンコーダ９に入力され正規
化に必要なシフト数３８が求められる。選択された解は
、正規化回路１０に於いてシフト数３８だけシフトされ
て、正規化される。また、シフト数３８は、指数部演算
器１２に入力され、解の指数５７が計算される。符号部
は、符号部演算器６２に於て、第１オペランドの符号部
Ｓ１より求められる。

次に単精度倍速演算である、第３の演算モードの場合に
ついて説明する。

なお、単精度演算を行なう第２の演算モードの場合は、
単精度倍速演算の場合と同時に処理するデータの数が異
なるだけで本質的に同じであるので、説明は省略する。

単精度倍速演算、単精度演算の場合は、仮数部演算手段
１を分割して用いる。

指数部は、指数部演算手段２．指数部演算手段３により
各々処理される。また、符号部は、符号部演算手段５９
．符号部演算手段６０により各々処理される。

第２図に示す演算装置には、第１２図（ｃ）に示す単精
度の数値データが入力されている。仮数部は、第１３図
（Ｃ）に示すようなフォーマットで第１の組、第２の組
のデータが仮数部演算手段の第１のフィールドと第２の
フィールドに各々入力される。まず第１の組の指数部Ｅ
ＨＩ、ＥＨ２は指数部比較器１１で比較され、指数の差
信号３２が求められる。また比較結果により大きい方の
指数部２７が選択される。仮数部ＦＨＩ、ＦＨ２は、仮
数部比較器４に於て比較される。指数部大小比較信号３
３．仮数部比較信号３６により絶対値の大きい方のオペ
ランドの仮数部が仮数部１９Ｈとして仮数部交換器５よ
り出力される。同様に第２の組の指数部ＥＬＩ、ＥＬ２
が指数部比較器１４で比較され、指数の差信号３４が求
められる。

また比較結果により大きい方の指数部３１が選択される
。仮数部ＦＬＩ、ＦＬ２は、仮数部比較器４に於て比較
される。指数部大小比較信号３５゜仮数部比較信号３７
により絶対値の大きい方のオペランドの仮数部が仮数部
１９Ｌとして仮数部交換器５より出力される。桁合わせ
回路６では、仮数部２０Ｈ，２ＯＬが指数の差信号３２
．３４の値に従い、右シフトされる。このとき並行して
各フィールドのステッキ・ビットが生成される。真の減
算を行う場合には、仮数部２１Ｈ，２１Ｌの反転が取ら
れる。仮数部は丸め先見回路４０に入力され、仮数部１
９Ｈ，２２Ｈの下位５ビツトの和によって第１の組のオ
ペランドに対する第１゜第２の丸め判定信号４４を求め
る。また同様に仮数部１９Ｌ、２２Ｌの下位５ビツトの
和によって第２の組のオペランドに対する第１．第２の
丸め判定信号４５を求める。これら仮数部１９Ｈ，２２
Ｈ，１９Ｌ、２２Ｌの値及び丸め判定の値４４゜４５は
、メイン加算器４１．４２に入力され第１フイールド、
第２フイールドについて正規化が不必要であると仮定し
た場合の第１の演算結果４６Ｈ，４６Ｌと正規化が必要
であると仮定した場合の第２の演算結果４７Ｈ，４７Ｌ
が計算される。

解選択回路４３は、演算結果４６ＨのＶ、Ｎビットの値
により第１のフィールドの正しい解を選択する。同様に
演算結果４６ＬのＶ、Ｎビットの値により第２のフィー
ルドの正しい解を選択する。

選択された解２３Ｈ，２３Ｌは、プライオリティ・エン
コーダ９に入力され正規化に必要なシフト数３９．３８
が求められる。選択された解２３Ｈ１２３Ｌは、正規化
回路１０に於いてシフト数３９゜３８だけシフトされ正
規化される。また、シフト数３９．３８は、指数部演算
器１２．１５に入力され、解の指数が計算される。符号
部は、符号部演算６６２．６３に於て、第１のオペラン
ドの符号部ＳＨＩ、ＳＨ２より各々求められる。

この様に、仮数部演算手段１を第１．第２のフィールド
に分割して、独立に動作させることにより、２組の異な
る単精度数値データを同時に処理することが出来る。

第３図は、この発明の他の実施例を示すブロック図であ
る。仮数部演算手段１゛の構成は前記実施例と異なり、
丸め処理と補数化処理が同時に生じないことを利用して
演算後の丸め処理と補数化処理を同一の回路で行なうこ
とを特徴とする。この実施例では、次のように浮動小数
点数の演算が行われる。

まず、指数部Ｅｌ、Ｅ２の比較結果により仮数部Ｆｌ、
Ｆ２を交換する。仮数部２ｏは桁合わせ回路によって桁
合わせが行われる。また真の減算を行なう場合には仮数
部２１の反転が取られる。

メイン加算器４８により仮数部１９．２２は加算される
。４９は反転器、５０はインクリメンタであり、減算の
結果が負の数になった場合には補数化処理を行う。また
、演算の結果、丸めによるインクリメントが必要な場合
はインクリメンタ５０によってインクリメントを行う。

この演算結果２３は正規化回路１０で正規化される。

第４図は、この発明の更に他の実施例を示すブロック図
である。仮数部演算手段１′は古典的な構成であり、前
記実施例とは異なっている。この実施例では、次のよう
に浮動小数点数の演算が行われる。

まず、指数部Ｅｌ、Ｅ２の比較結果により仮数部Ｆｌ、
Ｆ２を交換する。仮数部２０は桁合わせ回路６によって
桁合わせが行われる。また真の減算を行う場合には仮数
部２１の反転が取られる。

メイン加算器４８により仮数部１９．２２は加算される
。５１は補数化回路であり、反転回路とインクリメンタ
より構成されている。補数化回路５１は、真の減算の結
果が負の数になった場合に補数比処理を行う。この結果
２３は、正規化回路１０で正規化され、必要ならば丸め
回路５０に於いてインクリメントが行われる。５２は再
正規化回路であり、丸め処理により桁上がりが生じた場
合、右に１ビツトシフトして再度正規化を行う。

仮数部演算手段１が、第３図、第４図に示すような構成
であっても各構成要素は第２図に示した実施例と同様に
仮数部演算手段１の各構成部材を第１のフィールド、第
２のフィールドに分割し、各々独立に動作させることが
可能であり、２組の異なる単精度数値データを同時に処
理することが出来る。

以上に述べたように、仮数部演算手段を第１゜第２のフ
ィールドに分割可能にするためのわずかな回路を付加す
ることにより、単精度数値データの演算実行速度を２倍
にすることが出来る。指数部演算手段の構成は、本実施
例で挙げた構成以外にも様々なものが考えられる。しか
し指数部演算手段は演算装置全体に占めるハードウェア
の割合が低いので、どの様な構成のものであっても、本
発明の目的を達成することが可能である。

［発明の効果］ 以上述べたように、本発明によれば、わずかなハードウ
ェアの追加により、比較的高価な仮数部演算手段を十分
に活用し、単精度演算を従来の２倍の速度で実行するこ
とが可能な高速浮動小数点数演算装置を得ることができ
る。

【図面の簡単な説明】

第１図は本発明に従う浮動小数点数演算装置の概略を示
すブロック図、 第２図〜第４図は本発明装置の各実施例を示すブロック
図、 第５図〜第１１図は第２図に示した実施例装置の一部構
成要素の詳細を示す構成図、 第１２図はＩ　ＥＥＥ７５４規格に基づく倍精度浮動小
数点数値、単精度浮動小数点数値のフォーマットを示す
図、 第１３図は仮数部のフォーマットを示す図、寵 第１４．第１５図は第２図に示す実施例装置のた 説明に供する図、および 第１６図は従来の浮動小数点数演算装置の構成を示すブ
ロック図である。 １・・・仮数部演算手段 ２・・・第１の指数部演算手段 ３・・・第２の指数部演算手段 ５９・・・第１の符号部演算手段 ６０・・・第２の符号部演算手段

Claims (1)

【特許請求の範囲】
1. （１）倍精度数値データを扱えるビット幅を有し、倍精
   度数値データの演算を行う第１の演算モードと、単精度
   数値データの演算を行う第２の演算モードと、フィール
   ドを分割して用い、各フィールドで異なる単精度数値デ
   ータの演算を行う第３の演算モードとで作動する仮数部
   演算手段を有することを特徴とする浮動小数点数演算装
   置。