JPH07200259A

JPH07200259A - 演算処理方法および演算処理装置

Info

Publication number: JPH07200259A
Application number: JP5338679A
Authority: JP
Inventors: Takeshi Yano; 健矢野; Atsushi Kiuchi; 淳木内; Yasuhiro Ogata; 康洋緒方; Tetsuya Nakagawa; 哲也中川; Yoshiaki Asakawa; 吉章淺川
Original assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Current assignee: Hitachi Ltd; Hitachi Solutions Technology Ltd
Priority date: 1993-12-28
Filing date: 1993-12-28
Publication date: 1995-08-04

Abstract

(57)【要約】【目的】限られた少数のビット数からなる数値データ
で、効率良く広いダイナミックレンジを得て、規模の小
さな装置で高精度で高速な演算処理を行なう。【構成】数値データを、固定小数点表示の有効数字か
らなる仮数部と、２のｎ乗（ｎは整数値）からなる指数
部との積により表現し、また、指数部「２のｎ乗」の値
を２進数値からなるビット情報に予め対応付け、このビ
ット情報と仮数部の２進数値とにより数値データを２進
法表示し、仮数部の２進数値の演算処理を固定小数点演
算で行なうと共に、演算処理に必要な仮数部の２進数値
のシフト量と、演算処理結果の数値データの指数部に対
応するビット情報を、演算対象の数値データの各ビット
情報に基づき算出する演算処理方法および演算処理装
置。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、コンピュータによる数
値データの演算処理技術に係わり、特に、音声や画像等
のデータを実時間で処理するディジタル信号処理プロセ
ッサに有用な演算処理方法および演算処理装置に関する
ものである。

【０００２】

【従来の技術】コンピュータでの処理対象の数値データ
を表す形式の一つとしては、浮動小数点が広く用いられ
ている。従来の浮動小数点表示形式の数値データは、仮
数部と指数部から構成されており、仮数部で有効数字を
示し、指数部は、底が２のべき乗数の情報を保持してい
る。この浮動小数点表示形式では、正規化処理により、
有効桁数は常に仮数部のビット数になり、ダイナミック
レンジは指数部のビット数に依存する。数値データを表
す他の形式としてさらに固定小数点がある。これは、ビ
ット並びの任意の位置に小数点を設定し、そのまま数値
を表すものである。この固定小数点表示形式では、有効
桁数は、数値により変化するが、最大でデータのビット
数であり、ダイナミックレンジはビット数に依存する。

【０００３】高速演算を必要とするディジタル信号処理
では、使用するデータは高速性を得るためビット数の少
ないものが望ましいが、ビット数を制限するとダイナミ
ックレンジが小さくなるため、オーバーフローが頻繁に
起こり、その処理のため逆に高速性が失われたり、精度
が確保できないことがある。そのため、データ形式とビ
ット数の割当てを、目的やデータの種類によって選択す
ることが課題となっている。効率良く広いダイナミック
レンジを得るデータ形式の従来例として、ＡＮＳＩ／Ｉ
ＥＥＥｓｔｄ７５４−１９８５に提示されている形
式がある。これは、浮動小数点表示形式において、指数
部の示す値に予め設定した整数値を加えたものをデータ
の指数とするデータ形式である。また、装置の従来技術
としては、例えば、特開平３−５３６５０号公報に開示
されているものがある。これは、内部演算データの数値
が大きい場合には浮動小数点演算形式、また、小さい場
合には固定小数点演算形式に自動的に切替えることがで
きるというものである。

【０００４】一般に、音声や画像等のデータを実時間で
処理するディジタル信号処理プロセッサでは、高速な処
理と高い演算精度が要求される。また、携帯電話等への
応用については、さらにハードウェアの小規模化が課題
となる。従来の浮動小数点表示形式の数値データの演算
を行なう装置は、ダイナミックレンジを広く取ることが
でき、有効桁数も十分確保されるため、演算精度は高
い。しかし、指数部の演算と桁合わせ等のために回路規
模が大きく、かつ、データパスが長いため処理速度も比
較的遅い。一方、固定小数点表示形式の数値データの演
算を行なう装置は、高速処理が可能で回路規模も小さい
が、ダイナミックレンジを大きく取ることが難しく比較
的演算精度が低い。

【０００５】上述の上記従来技術によれば、効率良く広
いダイナミックレンジを得ることができるが、浮動小数
点演算形式と固定小数点演算形式のそれぞれの数値デー
タの演算用に、それぞれ演算処理回路を設ける必要であ
り、ハードウェアが大規模化してしまい、小型化が必要
な携帯電話等に用いるディジタル信号処理プロセッサな
どへの応用には適さない。

【０００６】

【発明が解決しようとする課題】解決しようとする問題
点は、従来の技術では、効率良く広いダイナミックレン
ジを得ることができるが、ハードウェアの構成規模の点
についての配慮がなされていない点である。本発明の目
的は、これら従来技術の課題を解決し、同じビット数の
固定小数点表示形式の数値データの演算処理回路とほぼ
同じ演算速度およびハードウェアの構成規模で、より広
いダイナミックレンジを得ることができ、加減算や乗算
等の演算処理の高精度化および高速化が可能な演算処理
方法および演算処理装置を提供することである。

【０００７】

【課題を解決するための手段】上記目的を達成するた
め、本発明の演算処理方法および演算処理装置は、
（１）数値データを、固定小数点表示の有効数字からな
る仮数部と、２のｎ乗（ｎは整数値）からなる指数部と
の積により表現し、この数値データの加減算および乗算
を行なうことを特徴とする。また、（２）上記（１）に
記載の演算処理方法において、図１に示すように、数値
データの指数部１２（「２のｎ乗」）の値を２進数値か
らなるビット情報に予め対応付け、このビット情報と数
値データの仮数部１１の２進数値とにより、数値データ
を２進法表示し、仮数部の２進数値の加減算および乗算
を固定小数点演算で行なうと共に、この加減算および乗
算時に必要な仮数部の２進数値のシフト量と、加減算お
よび乗算結果の数値データの指数部に対応するビット情
報を、加減算および乗算対象の第１、第２の数値データ
の各ビット情報に基づき算出することを特徴とする。ま
た、（３）上記（２）に記載の演算処理方法において、
数値データの指数部「２のｎ乗」の指数ｎを、「予め設
定した整数値ｍ」×「整数値ｋ」とし、この「整数値
ｋ」をビット情報に対応付け、「予め設定した整数値
ｍ」×「整数値ｋ」でシフト量を算出することを特徴と
する。また、（４）上記（３）に記載の演算処理方法に
おいて、同図１に示すように、「整数値ｋ」が「０」も
しくは「１」の場合、ビット情報を「０」もしくは
「１」のいずれかの１ビット値として数値データの指数
部１２「２のｎ乗」に対応付け、加減算および乗算対象
の第１、第２の数値データの各ビット情報の論理和演算
により、加減算および乗算結果の数値データの指数部に
対応するビット情報を算出することを特徴とする。ま
た、（５）上記（２）から（４）のいずれかに記載の演
算処理方法において、仮数部の加減算処理および乗算処
理と、ビット情報の論理演算処理を並列処理で行なうこ
とを特徴とする。また、（６）上記（２）から（５）の
いずれかに記載の演算処理方法において、図４に示すよ
うに、数値データの加減算処理は、ビット情報が一致す
るように、加減算処理対象の第１、第２の数値データの
いずれかの仮数部４１ａ、４１ｂの２進数値をシフトし
た後に、それぞれの仮数部の加減算処理を行ない、この
加減算処理結果の仮数部４４と、一致させたビット情報
４５とにより、加減算処理結果の数値データを２進法表
示することを特徴とする。また、（７）上記（６）に記
載の演算処理方法において、同図４に示すように、第
１、第２の数値データの各ビット情報が「０」もしくは
「１」からなる１ビット値であれば、第１、第２の数値
データのいずれかの仮数部の２進数値をｎビット分だけ
シフトしてビット情報を一致させ、それぞれの仮数部の
加減算処理を行なうことを特徴とする。また、（８）上
記（２）から（７）のいずれかに記載の演算処理方法に
おいて、数値データの乗算処理は、図７に示すように、
乗算処理対象の第１、第２の数値データの各仮数部７１
ａ、７１ｂの２進数値の固定小数点形式での乗算処理を
行ない、この乗算処理結果の２進数値の各ビットのシフ
ト量を、第１、第２の数値データの各ビット情報７２
ａ、７２ｂの第１の論理演算に基づき算出し、この算出
したシフト量だけ各ビットをシフトした乗算処理結果の
２進数値（仮数部７５）と、ビット情報７２ａ、７２ｂ
の第２の論理演算結果（ビット情報７６）とにより、乗
算処理結果の数値データを２進法表示することを特徴と
する。また、（９）上記（８）に記載の演算処理方法に
おいて、図６に示すように、第１、第２の数値データの
各ビット情報が「０」もしくは「１」からなる１ビット
値であれば、各ビット情報の第１の論理演算を論理積演
算で、各ビット情報の第２の論理演算を論理和演算で行
なうことを特徴とする。また、（１０）上記（２）から
（４）のいずれかに記載の数値データの加減算処理を行
なう演算処理装置において、図２に示すように、ｎビッ
トをシフト量として、加減算処理対象の第１、第２の数
値データの各仮数部２１ａ、２１ｂの２進数値をシフト
する第１、第２のシフター２３と、この第１、第２のシ
フター２３から出力された第１、第２の数値データの各
仮数部を固定小数点演算で加減算する加減算器２５と、
第１、第２の数値データの各ビット情報が一致するよう
に第１、第２のシフターのシフト動作を制御すると共
に、第１、第２の数値データの各ビット情報の論理演算
に基づき、加減算器２５の加減算結果の数値データのビ
ット情報２７を算出する加減算論理演算回路２４とを設
け、加減算器２５による加減算結果の２進数値を仮数部
２６とし、加減算論理演算回路２４による論理演算結果
のビット情報を指数部２７として、加減算結果の数値デ
ータを２進法表示することを特徴とする。また、（１
１）上記（２）から（４）のいずれかに記載の数値デー
タの乗算処理を行なう演算処理装置において、図５に示
すように、乗算処理対象の第１、第２の数値データの各
仮数部５１ａ、５１ｂを固定小数点演算で乗算する乗算
器５５と、この乗算器５５による乗算結果の２進数値
を、ｎビットをシフト量としてシフトする乗算用シフタ
ー５３と、第１、第２の数値データの各ビット情報５２
ａ、５２ｂの第１の論理演算に基づき、乗算用シフター
のシフト動作を制御すると共に、ビット情報５２ａ、５
２ｂの第２の論理演算に基づき、乗算器５５の乗算結果
の数値データのビット情報を算出する乗算論理演算回路
５４とを設け、乗算器５５による乗算結果の２進数値を
仮数部５６とし、乗算論理演算回路５４による第２の論
理演算で算出したビット情報を指数部５７として、乗算
結果の数値データを２進法表示することを特徴とする。
また、（１２）上記（１０）に記載の演算処理装置にお
いて、加減算対象の第１、第２の数値データに対応付け
た各ビット情報が「０」もしくは「１」からなる１ビッ
ト値であれば、加減算論理演算回路２４は、加減算対象
の第１、第２の数値データの各ビット情報２２ａ、２２
ｂの論理和演算結果（ｅ０）を、加減算器２５の加減算
結果の数値データのビット情報２７として算出すること
を特徴とする。また、（１３）上記（１１）に記載の演
算処理装置において、乗算対象の第１、第２の数値デー
タに対応付けた各ビット情報が「０」もしくは「１」か
らなる１ビット値であれば、乗算論理演算回路５４は、
第２の論理演算を、乗算対象の第１、第２の数値データ
の各ビット情報の論理和演算で行ない、この論理和演算
の結果（ｅ０）を、乗算器５５の乗算結果の数値データ
のビット情報５７として算出することを特徴とする。

【０００８】

【作用】本発明においては、数値データを、ビットで構
成されるビット情報からなる指数部と、任意のビット数
で構成される仮数部の二つのデータにより表す。この仮
数部は固定小数点形式で表示する。そして、例えば、ビ
ット情報が１ビット情報で「０」の場合には、仮数部の
示す値がそのままデータ全体の数値となり、ビット情報
が「１」の場合は、予め設定した整数値を２のべき乗数
とした数値と、仮数部の示す値の積がデータ全体の数値
となる。このような表示形式の数値データを用いた加減
算装置は、演算対象の各数値データの仮数部を固定小数
点形式で加減算処理するが、各数値データの指数部（ビ
ット情報）が一致するように、加減算処理の前にシフト
する。この時のシフト量は、ビット情報の指数を構成す
る予め設定した整数値であり、演算処理が容易となる。
また、ビット情報の２入力の論理演算により、加減算結
果の出力データのビット情報（指数部）を得ることがで
きる。例えば、加減算対象の第１、第２の数値データの
各指数部の指数がｎ₁、ｎ₂であれば、仮数部のシフト量
は、｜ｎ₁−ｎ₂｜となり、さらに、ｎ₁が「０」またｎ₂
が任意の整数値ｎで、第１、第２の数値データのビット
情報を「０」と「１」の１ビットで対応付けられる場合
には、ｎビットのシフト量となる。また、乗算装置は、
演算対象の各数値データの仮数部を固定小数点形式で乗
算処理した後に、この演算結果のデータを、指数を構成
する予め設定した整数値を固定のシフト量としてシフト
する。このようにして、広いダイナミックレンジで効率
良く加減算処理および乗算処理を行なうことができる。

【０００９】

【実施例】以下、本発明の実施例を、図面により詳細に
説明する。図１は、本発明の演算処理で用いる数値デー
タの表示形式の一実施例を示す説明図である。本図にお
いて、１１はビット並びで示された本発明に係わる仮数
部、１２は本発明に係わる指数部を表すビット情報、１
３は仮数部１１における小数点の位置を示したものであ
る。仮数部１１は固定小数点で表示するのでユーザの任
意の位置に小数点１３を設定することができる。この実
施例では、予め整数値５を設定し、ビット情報１２の
「１」に、データ全体として２の５乗の重みを持たせる
とする。これはビット情報１２の「１」が、仮数部にお
ける５ビットシフトに相当することを意味する。

【００１０】図１（ａ）に示す数値データは、１０進数
で仮数部が5.625、指数部が２の０乗を表すので、この
データ対の表す値は5.625（5.625×２⁰＝5.625）とな
る。また、図１（ｂ）に示す数値データは、１０進数で
仮数部が5.625、指数部が２の５乗を表すので、このデ
ータ対の表す値は１８０（5.625×２⁵＝180）となる。
この例では、２の補数表現で、符号ビットを除き、２の
７乗〜２の−３乗の桁を表すことができる。これは仮数
部１１とビット情報１２（指数部）合わせて８ビットの
データで、固定小数点では１２ビットに相当するダイナ
ミックレンジを実現していることを示している。

【００１１】図２は、本発明の演算処理装置の本発明に
係わる構成の第１の実施例を示すブロック図である。本
例は、図１における表示形式の数値データの加算処理を
行なう装置構成を示すものであり、本図において、２１
ａと２１ｂは入力データの仮数部、２２ａと２２ｂは入
力データのビット情報、２３はシフト量固定のシフタ
ー、２４はシフターの制御と出力データのビット情報を
算出する加減算論理演算回路、２５は固定小数点演算を
行なう加減算器（図中、ＡＬＵと記載）、２６は出力デ
ータの仮数部、２７は出力データのビット情報、２８は
ＡＮＤ回路、２９はＯＲ回路である。シフター２３は、
ビット情報に重みを持たせる係数として予め設定する整
数値をシフト量とし、右へビットシフトするものであ
り、これを作動させるか否かは加減算論理演算回路２４
から出力される信号sh₁、sh₂（シフター制御用のフラ
グ）により判定する。

【００１２】図３は、図２における加減算論理演算回路
の動作を示す説明図である。本例は、図２の加減算論理
演算回路２４での論理を表した真理値表であり、本図３
において、ｅ₁、ｅ₂は入力データのビット情報、ｅ₀は
出力データのビット情報を示す。また、sh₁、sh₂はシフ
ター制御用のフラグであり、非作動を０、作動を１で表
している。ここで、記号のサフィックスは、第１の入力
データと第２の入力データの別を示すことにする。以
下、図２を用いて、本発明に係わる加減算の処理動作を
説明する。

【００１３】まず最初にビット情報の処理を行う。入力
データのビット情報２２ａ、２２ｂ（ｅ₁、ｅ₂）を入力
とする加減算論理演算回路２４による論理演算より、シ
フター２３を制御するフラグ（sh₁、sh₂）と、出力デー
タ用のビット情報（ｅ₀）を求める。入力のビット情報
が同一の場合は桁合わせの必要はなく、シフター２３は
作動させない。このときの出力のビット情報は、入力の
ものと同じになる。入力のビット情報２２ａ、２２ｂ
（ｅ₁、ｅ₂）が異なる場合は、仮数部２１ａ、２１ｂの
示す桁の小さい方のデータ、つまりビット情報が「０」
のデータ側のシフター２３を作動させ、他方のデータの
桁に合わせる。このときの出力のビット情報は、図３に
おける真理値表が示すように「１」となる。入力データ
の仮数部２１ａ、２１ｂは、ビットシフトにより桁合わ
せを行った後、加減算器２５に入力され、出力データの
仮数部２６が算出される。この演算装置でのシフターの
制御は２ゲートの論理回路となるため、これによる遅延
時間の増加はわずかである。

【００１４】図４は、図２における演算処理装置による
演算処理例を示す説明図である。本例は、加算処理の具
体例をビット並びで表したものであり、本図４におい
て、４１ａ、４１ｂは入力データの仮数部、４２ａ、４
２ｂは入力データのビット情報（説明上、２つの入力デ
ータのうち、左側を第１のデータ、右側を第２のデータ
とする）、４３は第１の入力データの仮数部４１ａをビ
ットシフトしたもの、４４は出力データの仮数部、４５
は出力データのビット情報、４６は小数点の位置を示
す。この実施例では、予め整数値３を設定し、ビット情
報の１にデータ全体として２の３乗の重みを持たせるも
のとする。これはビット情報の１が仮数部の３ビットシ
フトに相当することを意味するため、シフターはシフト
量３（右へ３ビットシフト）の固定値を持つように設定
する。

【００１５】図２に示す演算処理装置により加算処理を
進める場合を説明する。本図４に示す例では、１０進数
で２．５＋４＝６．５の計算を示し、第１の入力デー
タ、第２の入力データのそれぞれビット情報（図２にお
けるｅ₁、ｅ₂）はそれぞれ０、１であることから、図３
の真理値表におけるシフター制御用のフラグｓｈ₁、ｓ
ｈ₂はそれぞれ１、０となり、第１のシフターのみ作動
させ、第１の入力データの仮数部４１ａを右に３ビット
シフトする。その後、加減算器２５により、第２の入力
データの仮数部４１ｂと足し合わせることによって、出
力データの仮数部４４を得る。また、出力データのビッ
ト情報４５は、図３の真理値表から１となる。

【００１６】図５は、本発明の演算処理装置の本発明に
係わる構成の第２の実施例を示すブロック図である。本
例は、図１における表示形式の数値データの乗算処理を
行なう装置構成を示すものであり、本図において、５１
ａ、５１ｂは入力データの仮数部、５２ａ、５２ｂは入
力データのビット情報、５３はシフト量固定のシフタ
ー、５４はシフターの制御と出力データのビット情報を
算出する乗算論理演算回路、５５は固定小数点演算によ
る乗算器（図中、ＭＵＬＴと記載）、５６は出力データ
の仮数部、５７は出力データのビット情報である。シフ
ター５３は、ビット情報に重みを持たせる係数として予
め設定する整数値をシフト量とし、左へビットシフトす
るものであり、これを作動させるか否かは乗算論理演算
回路５４から出力される信号のフラグにより判定する。

【００１６】図６は、図５における乗算論理演算回路の
動作を示す説明図である。本例は、図５の乗算算論理演
算回路５４での論理を表した真理値表であり、本図３に
おいて、ｅ₁、ｅ₂は入力データのビット情報、ｅ₀は出
力データのビット情報を示す。また、shはシフター制御
用のフラグとし、非作動を０、作動を１とする。ここ
で、記号のサフィックスは第１の入力データと第２の入
力データの別を示すことにする。以下、図５を用いて本
発明に係わる乗算の処理動作を説明する。

【００１７】乗算器５５による仮数部５１ａ、５１ｂの
乗算処理と、乗算論理演算回路５４によるビット情報５
２ａ、５２ｂの処理は並行して行う。仮数部の乗算は固
定小数点形式によるものとする。ビット情報の処理とし
て２入力（ｅ₁、ｅ₂）から、乗算論理演算回路５４によ
る論理演算より、シフターを制御するフラグ（sh）と、
出力のビット情報（ｅ₀）を求める。乗算装置における
ビット情報の処理は基本的には加算である。ただし、２
入力が共に１の場合は出力を１とし、調整としてシフタ
ー５３を作動させ、出力データの仮数部をビットシフト
する。シフター５３の制御は仮数部の乗算と並列処理で
きるため、演算器全体の処理からするとほとんど遅延が
ない。

【００１８】図７は、図５における演算処理装置による
演算処理例を示す説明図である。本例は、乗算処理の具
体例をビット並びで表したものであり、本図７におい
て、７１ａ、７１ｂは入力データの仮数部、７２ａ、７
２ｂは入力データのビット情報（説明上２つの入力デー
タのうち、左側を第１のデータ、右側を第２のデータと
する）、７３は入力データの仮数部を乗算器５５で乗算
した結果、７４は乗算の結果をビットシフトしたもの、
７５は出力データの仮数部、７６は出力データのビット
情報、７７は小数点の位置を示す。データの仮数部７１
ａ、７１ｂは８ビットで構成されるため、乗算結果７
３、７４は１６ビットとなるが、ハードウェアの構成
上、下位の８ビットを切り捨て結果を８ビットにすると
仮定する。この例では、予め整数値３を設定し、ビット
情報の１にデータ全体として２の３乗の重みを持たせる
ものとする。これはビット情報の１が仮数部の３ビット
シフトに相当することを意味するため、シフターはシフ
ト量３（左へ３ビットシフト）の固定値を持つように設
定する。

【００１９】図５に示す演算処理装置により乗算処理を
進める場合の説明を行なう。本図７の例では、１０進数
で２．５×４＝１０の計算を示し、まず、入力データの
仮数部７１ａ、７１ｂを乗算する。第１の入力データ、
第２の入力データのビット情報７２ａ、７２ｂ（図５に
おけるｅ₁、ｅ₂）は、それぞれ０、１であることから、
図６の真理値表においてシフターを制御するフラグ（ｓ
ｈ）は１となり、シフターを作動させ、乗算結果の仮数
部７３を左に３ビットシフトする（仮数部７４）。その
後、この仮数部７４の下位の８ビットを切り捨て、出力
データの仮数部７５を得る。出力のビット情報７６は、
図６の真理値表から１となる。

【００２０】以上、図１〜図７を用いて説明したよう
に、本実施例の演算処理方法および演算処理装置では、
数値データを、ビットで構成されるビット情報からなる
指数部と、任意のビット数で構成される仮数部の二つの
データにより表し、この仮数部は固定小数点形式で表示
する。そして、ビット情報が１ビット情報で「０」の場
合には、仮数部の示す値がそのままデータ全体の数値と
なり、ビット情報が「１」の場合は、予め設定した整数
値を２のべき乗数とした数値と、仮数部の示す値の積が
データ全体の数値となる。

【００２１】このような表示形式の数値データを用いた
加減算装置は、演算対象の各数値データの仮数部を固定
小数点形式で加減算処理し、かつ、各数値データの指数
部（ビット情報）が一致するように、加減算処理の前に
シフトする。この時のシフト量は、ビット情報の指数を
構成する予め設定した整数値であり、演算処理が容易と
なる。また、ビット情報の２入力の論理演算により、加
減算結果の出力データのビット情報（指数部）を容易に
得ることができる。また、乗算装置は、演算対象の各数
値データの仮数部を固定小数点形式で乗算処理した後
に、この演算結果のデータを、指数を構成する予め設定
した整数値を固定のシフト量としてシフトする。このよ
うにして、広いダイナミックレンジで効率良く加減算処
理および乗算処理を行なうことができる。

【００２２】このように、効率良く広いダイナミックレ
ンジを得るために、浮動小数点演算形式と固定小数点演
算形式のそれぞれの数値データの演算用に、それぞれの
演算処理回路を設ける必要がなくなり、ハードウェアの
大規模化を回避でき、小型化が必要な携帯電話等に用い
るディジタル信号処理プロセッサなどへの応用に好適と
なる。すなわち、同じビット数を持つ固定小数点形式の
演算と比較し、ほぼ同じ処理速度とハードウエアの構成
規模で、より広いダイナミックレンジを得ることができ
るので、より高精度な演算を実現できる。逆の見地から
すると、同じダイナミックレンジを持つ従来のデータ形
式を用いたときと比較し、精度を確保したまま、より高
速な処理が可能となり、同時により小規模なハードウエ
アの構成を実現できる。

【００２３】尚、本発明は、図１〜図７を用いて説明し
た実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能である。すなわち、実施
例は、ビット情報を１ビットとしたものであるが、複数
のビットを持つ場合でも適用可能である。例えば、ビッ
ト情報を２ビットに拡張した場合、仮数部のビット並び
は４通りの桁が表せ、より広いダイナミックレンジを得
ることができるようになる。このデータ形式を適用した
加減算装置および乗算装置はシフターの制御とビット情
報に相当するデータの算出用の回路と、桁合わせのため
の４通りのビットシフトができるシフト量可変のシフタ
ーが必要となる。

【００２４】

【発明の効果】本発明によれば、同じビット数の固定小
数点表示形式の数値データの演算処理回路とほぼ同じ演
算速度およびハードウェアの構成規模で、より広いダイ
ナミックレンジを得ることができ、加減算や乗算等の演
算処理の高精度化および高速化が可能となる。

【図面の簡単な説明】

【図１】本発明の演算処理で用いる数値データの表示形
式の一実施例を示す説明図である。

【図２】本発明の演算処理装置の本発明に係わる構成の
第１の実施例を示すブロック図である。

【図３】図２における加減算論理演算回路の動作を示す
説明図である。

【図４】図２における演算処理装置による演算処理例を
示す説明図である。

【図５】本発明の演算処理装置の本発明に係わる構成の
第２の実施例を示すブロック図である。

【図６】図５における乗算論理演算回路の動作を示す説
明図である。

【図７】図５における演算処理装置による演算処理例を
示す説明図である。

【符号の説明】

１１、２１ａ、２１ｂ、２６、４１ａ、４１ｂ、４３、
４４、５１ａ、５１ｂ、５６、７１ａ、７１ｂ、７５
仮数部１２、２２ａ、２２ｂ、２７、４２ａ、４２ｂ、４５、
５２ａ、５２ｂ、５７、７２ａ、７２ｂ、７６ビット
情報１３、４６、７７小数点の位置２３、５３シフター２４加減算論理演算回路２５加減算器２８、５８ＡＮＤ回路２９、５９ＯＲ回路５４乗算論理演算回路５５乗算器７３乗算した結果の仮数部７４ビットシフトした乗算の結果の仮数部

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所 // Ｇ０６Ｆ 7/52 ３１０Ｃ (72)発明者木内淳東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者緒方康洋東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内 (72)発明者中川哲也東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者淺川吉章東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内

Claims

【特許請求の範囲】

【請求項１】コンピュータによる数値データの演算処
理方法において、上記数値データを、固定小数点表示の
有効数字からなる仮数部と、２のｎ乗（ｎは整数値）か
らなる指数部との積により表現し、該数値データの加減
算および乗算を行なうことを特徴とする演算処理方法。
【請求項２】請求項１に記載の演算処理方法におい
て、上記数値データの指数部「２のｎ乗」の値を２進数
値からなるビット情報に予め対応付け、該ビット情報と
上記数値データの仮数部の２進数値とにより、上記数値
データを２進法表示し、上記仮数部の２進数値の加減算
および乗算を固定小数点演算で行なうと共に、該加減算
および乗算時に必要な上記仮数部の２進数値のシフト量
と、上記加減算および乗算結果の数値データの指数部に
対応するビット情報を、上記加減算および乗算対象の第
１、第２の数値データの各ビット情報に基づき算出する
ことを特徴とする演算処理方法。
【請求項３】請求項２に記載の演算処理方法におい
て、上記数値データの指数部「２のｎ乗」の指数ｎを、
「予め設定した整数値ｍ」×「整数値ｋ」とし、該「整
数値ｋ」を上記ビット情報に対応付け、「予め設定した
整数値ｍ」×「整数値ｋ」で上記シフト量を算出するこ
とを特徴とする演算処理方法。
【請求項４】請求項３に記載の演算処理方法におい
て、上記「整数値ｋ」が「０」もしくは「１」の場合、
上記ビット情報を「０」もしくは「１」のいずれかの１
ビット値として上記数値データの指数部「２のｎ乗」に
対応付け、上記加減算および乗算対象の第１、第２の数
値データの各ビット情報の論理和演算により、上記加減
算および乗算結果の数値データの指数部に対応するビッ
ト情報を算出することを特徴とする演算処理方法。
【請求項５】請求項２から請求項４のいずれかに記載
の演算処理方法において、上記仮数部の加減算処理およ
び乗算処理と、上記ビット情報の論理演算処理を並列処
理で行なうことを特徴とする演算処理方法。
【請求項６】請求項２から請求項５のいずれかに記載
の演算処理方法において、上記数値データの加減算処理
は、上記ビット情報が一致するように、加減算処理対象
の第１、第２の数値データのいずれかの仮数部の２進数
値をシフトした後に、それぞれの仮数部の加減算処理を
行ない、該加減算処理結果の仮数部と、上記一致させた
ビット情報とにより、上記加減算処理結果の数値データ
を２進法表示することを特徴とする演算処理方法。
【請求項７】請求項６に記載の演算処理方法におい
て、上記第１、第２の数値データの各ビット情報が
「０」もしくは「１」からなる１ビット値であれば、上
記第１、第２の数値データのいずれかの仮数部の２進数
値をｎビット分だけシフトして上記ビット情報を一致さ
せ、それぞれの仮数部の加減算処理を行なうことを特徴
とする演算処理方法。
【請求項８】請求項２から請求項７のいずれかに記載
の演算処理方法において、上記数値データの乗算処理
は、乗算処理対象の第１、第２の数値データの各仮数部
の２進数値の固定小数点形式での乗算処理を行ない、該
乗算処理結果の２進数値のビットのシフト量を上記第
１、第２の数値データの各ビット情報の第１の論理演算
に基づき算出し、該算出したシフト量だけビットをシフ
トした上記乗算処理結果の２進数値と、上記ビット情報
の第２の論理演算結果とにより、上記乗算処理結果の数
値データを２進法表示することを特徴とする演算処理方
法。
【請求項９】請求項８に記載の演算処理方法におい
て、上記第１、第２の数値データの各ビット情報が
「０」もしくは「１」からなる１ビット値であれば、上
記各ビット情報の第１の論理演算を論理積演算で、上記
各ビット情報の第２の論理演算を論理和演算で行なうこ
とを特徴とする演算処理方法。
【請求項１０】請求項２から請求項４のいずれかに記
載の数値データの加減算処理を行なう演算処理装置にお
いて、上記ｎビットをシフト量として、加減算処理対象
の第１、第２の数値データの各仮数部の２進数値をシフ
トする第１、第２のシフターと、該第１、第２のシフタ
ーから出力された上記第１、第２の数値データの各仮数
部を固定小数点演算で加減算する加減算手段と、上記第
１、第２の数値データの各ビット情報が一致するように
上記第１、第２のシフターのシフト動作を制御すると共
に、上記第１、第２の数値データの各ビット情報の論理
演算に基づき、上記加減算手段の加減算結果の数値デー
タのビット情報を算出する加減算論理演算手段とを設
け、上記加減算手段による加減算結果の２進数値を仮数
部とし、上記加減算論理演算手段による論理演算結果の
ビット情報を指数部として、上記加減算結果の数値デー
タを２進法表示することを特徴とする演算処理装置。
【請求項１１】請求項２から請求項４のいずれかに記
載の数値データの乗算処理を行なう演算処理装置におい
て、乗算処理対象の第１、第２の数値データの上記各仮
数部を固定小数点演算で乗算する乗算手段と、該乗算手
段による乗算結果の２進数値を、上記ｎビットをシフト
量としてシフトする乗算用シフターと、上記第１、第２
の数値データの各ビット情報の第１の論理演算に基づ
き、上記乗算用シフターのシフト動作を制御すると共
に、上記ビット情報の第２の論理演算に基づき、上記乗
算手段の乗算結果の数値データのビット情報を算出する
乗算論理演算手段とを設け、上記乗算手段による乗算結
果の２進数値を仮数部とし、上記乗算論理演算手段によ
る第２の論理演算で算出したビット情報を指数部とし
て、上記乗算結果の数値データを２進法表示することを
特徴とする演算処理装置。
【請求項１２】請求項１０に記載の演算処理装置にお
いて、上記加減算対象の第１、第２の数値データに対応
付けた各ビット情報が「０」もしくは「１」からなる１
ビット値であれば、上記加減算論理演算手段は、上記加
減算対象の第１、第２の数値データの各ビット情報の論
理和演算結果を、上記加減算手段の加減算結果の数値デ
ータのビット情報として算出することを特徴とする演算
処理装置。
【請求項１３】請求項１１に記載の演算処理装置にお
いて、上記乗算対象の第１、第２の数値データに対応付
けた各ビット情報が「０」もしくは「１」からなる１ビ
ット値であれば、上記乗算論理演算手段は、上記第２の
論理演算を、上記乗算対象の第１、第２の数値データの
各ビット情報の論理和演算で行ない、該論理和演算の結
果を、上記乗算手段の乗算結果の数値データのビット情
報として算出することを特徴とする演算処理装置。