JPH03283085A

JPH03283085A - リフレッシュ回路

Info

Publication number: JPH03283085A
Application number: JP2082470A
Authority: JP
Inventors: Takayoshi Shimizu; 孝祥清水
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 1990-03-29
Filing date: 1990-03-29
Publication date: 1991-12-13

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、ダイナミックＲＡＭ　（以下、ＤＲＡＭとい
う）を一定周期でリフレッシュするりフレッシュ回路に
関し、更に詳しくは、コンピュータの性能向上に寄与す
るリフレッシュ回路に関する。

（従来の技術）ＤＲＡＭは、集積度が高くビット単価が安いため、コン
ピュータの主記憶として一般的に使用されている。しか
し、ＤＲＡＭは決められた一定周期で記憶内容を更新（
−リフレッシュ）する必要がある。そして、リフレッシ
ュ中は通常のアクセス（例えば、ＣＰＵからの主記憶ア
クセス等）は行えない。

通常の構成では、第３図の構成のようにし、リフレッシ
ュタイマ１が一定周期のクロックを基準にしてリフレッ
シュ要求を発生さている。

（発明か解決しようとする課題）以上のような構成の場合、リフレッシュ中にＣＰＵから
の主記憶アクセスが重なることもある。

この様な場合は、見掛けのウェイト数が増え、性能が低
下した状態になる。

本発明は上記した問題点を解決するためになされたもの
で、その目的とするところは、リフレッシュと主記憶ア
クセスとの競合を避け、コンピュータシステムの性能低
下を防止可能なリフレッシュ回路を実現することにある
。

（課題を解決するための手段）上記課題を解決する本発明は、ＤＲＡＭをリフレッシュ
するリフレッシュ回路において、ＣＰＵの命令フェッチ
後にリフレッシュ要求を通過させるゲート回路と、一定の周期ごとにリフレッシュ要求のためのパルスを発
生するリフレッシュタイマと、ゲート回路の出力とリフ
レッシュタイマの出力とを受け、リフレッシュ要求が所
定の時間間隔より進んだ回数が一定値以上になったらリ
フレッシュ要求を禁止する信号をゲート回路に供給する
カウンタとを備えたことを特徴とするものである。

（作用）本発明のリフレッシュ回路において、ＣＰＵの命令フェ
ッチ後にリフレッシュ要求が優先的に行われ、所定の時
間間隔より進んだ回数が一定値以上になったらリフレッ
シュは休止される。これにより、ＣＰＵのアクセスとリ
フレッシュ要求とが競合することが少なくなる。

（実施例）以下、図面を参照して、本発明の実施例を詳細に説明す
る。

第１図は本発明のリフレッシュ回路の一実施例の構成例
を示す構成図である。この図において、１は基準クロッ
クに従って一定周期（例えば、リフレッシュ間隔１６ｕ
ｓ）のリフレッシュ要求を発生するリフレッシュタイマ
、２はリフレッシュ要求の発生状況をカウントしてリフ
レッシュの禁止／許可を行うカウンタ、３はリフレッシ
ュ間隔を保証するためのリフレッシュ間隔保証回路、４
はカウンタ２及びリフレッシュ間隔保証回路３の出力を
受はリフレッシュ要求を最終的に出力する（通過させる
）ゲート回路である。

第２図は本実施例の動作の概略を表したタイムチャート
である。

先ず、本実施例の特徴について簡単に説明する。

最近のＣＰＵは、命令フェッチ（命令レジスタに入って
いるコマンドを読んで対象となるアドレスを求め、命令
を実行する基礎的な手続き）をまとめて（例えば、４ワ
ード）行なうものが多く、バス上でひっきりなしにアク
セスを行なっているわけではない。従って、フェッチの
後にアクセスの隙間を生じている。このようなＣＰＵの
特性に注目したものは従来存在していなかった。本発明
では、このＣＰＵの特性に注目してリフレッシュタイミ
ングを調整している。

すなわち、ＣＰＵの命令フェッチ実行直後などメモリの
空いている時間に、優先的にリフレッシュを行ない、平
均的な時間間隔よりリフレッシュの進んだ回数がある値
以上になったらリフレッシュを休止するように構成した
。

以下、第１図及び第２図を参照して本実施例装置の動作
を詳しく説明する。

ＣＰＵ　（図示せず）のバーストアクセスがあると、こ
れを受けたゲート回路４でリフレッシュ要求（第２図（
ｃ）■）が発生する。このリフレッシュ要求を受け、カ
ウンタ２はカウントアツプする（第２図（ｄ）■）。

そして、本来のリフレッシュタイミングが来ると（第２
図（ｂ）■）、リフレッシュパルスがカウンタ２のカウ
ントダウン端子に印加され、カウンタ２はカウントダウ
ンする（第２図（ｄ）■）。

但し、リフレッシュ間隔保証回路３は、１６マイクロ秒
に一度もＣＰＵからのバーストアクセスが無かった場合
にのみ、リフレッシュパルスを通過させる。従って、リ
フレッシュ間隔保証回路３には出力は現れない。

ＣＰＵからのバーストアクセスによるリフレッシュ要求
が１６マイクロ秒発生しない期間があると、その後の１
６マイクロ秒毎のリフレッシュパルス（第２図（ｂ）■
）はリフレッシュ間隔保証回路３により生成される（第
２図（Ｃ）■）。この時は、カウンタ２のカウントアツ
プ端子とカウントダウン端子とにパルスが印加されるの
で、カウント値は変化しない（第２図（ｄ）■）。

その後、リフレッシュ要求（第２図（Ｃ）■■）により
カウントアツプし、カウンタ２のカウント値が“４”に
達する（第２図（ｄ）［相］）と、アップダウンカウン
タ２ａの０ＶＥＲ端子からパルスが出力され、フリップ
・フロップ２ｂからリフレッシュマスク信号が発生する
（第２図（ｅ）■）。

ゲート回路４は、このリフレッシュマスク信号を受ける
と、アンドゲート４ｂが非導通状態になり、リフレッシ
ュ要求を出力しない。そして、このリフレッシュマスク
信号は、１６マイクロ秒ごとのリフレッシュパルス（第
２図（ｂ）ｅ〜■）によりカウントダウンし、カウント
値が“０”になり（第２図（ｄ）＠）、フリップ・フロ
ップ２ｂがリセットされるまで出力され続ける。

この様な動作をさせることにより、平均１６マイクロ秒
のリフレッシュ間隔を保ちながら、ＣＰＵのアクセスと
リフレッシュ要求との競合を極力避けることができる。

従って、ＣＰＵのアクセスがリフレッシュにぶつかるこ
とがないので、無駄なウェイトが入らず、システムの性
能が低下することがない。

（発明の効果）以上詳細に説明したように、本発明では、ＤＲＡＭをリ
フレッシュするリフレッシュ回路において、ＣＰＵの命令フェッチ後にリフレッシュ要求を通過させ
るゲート回路と、一定の周期ごとにリフレッシュ要求のためのパルスを発
生するリフレッシュタイマと、ゲート回路の出力とリフ
レッシュタイマの出力とを受け、リフレッシュが所定の
時間間隔より進んだ回数が一定値以上になったらリフレ
ッシュ要求を禁止する信号をゲート回路に供給するカウ
ンタとを備えるように構成した。

このため、ＣＰＵの命令フェッチ後にリフレッシュ要求
が優先的に行われ、所定の時間間隔より進んだ回数が一
定値以上になったらリフレッシュは休止される。

この様な動作をさせることにより、平均１６マイクロ秒
のリフレッシュ間隔を保ちながら、ＣＰＵのアクセスと
りフレッシニ要求との競合を極力避けることができる。

従って、リフレッシュと主記憶アクセスとの競合を避け
、コンピュータシステムの性能低下を防止可能なリフレ
ッシュ回路を実現することができる。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示す構成図、第２図
は第１図に示した装置の動作例を示すタイムチャート、第３図は従来のリフレッシュを説明する説明図である。１・・・リフレッシュタイマ２・・・カウンタ２ｂ・・・アップダウンカウンタ２Ｃ・・・フリップ・フロップ３・・・リフレッシュ間隔保証回路４・・・ゲート回路第図

Claims

【特許請求の範囲】ＤＲＡＭをリフレッシュするリフレッシュ回路において
、ＣＰＵの命令フェッチ後にリフレッシュ要求を通過させ
るゲート回路（４）と、一定の周期ごとにリフレッシュ要求のためのパルスを発
生するリフレッシュタイマ（１）と、ゲート回路（４）
の出力とリフレッシュタイマ（１）の出力とを受け、リ
フレッシュ要求が所定の時間間隔より進んだ回数が一定
値以上になったらリフレッシュ要求を禁止する信号をゲ
ート回路（４）に供給するカウンタ（２）とを備えたこ
とを特徴とするリフレッシュ回路。