JPH03284872A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH03284872A JPH03284872A JP2086230A JP8623090A JPH03284872A JP H03284872 A JPH03284872 A JP H03284872A JP 2086230 A JP2086230 A JP 2086230A JP 8623090 A JP8623090 A JP 8623090A JP H03284872 A JPH03284872 A JP H03284872A
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- Japan
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- layer
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- impurity
- high concentration
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
バイポーラ素子を組み込んだ半導体装置に関し、
メモリ素子のようにα線などの荷電粒子の影響を受けて
起こるソフトエラーを低減するとともに、高速アクセス
が可能でありまた製造が容易な半導体装置を提供するこ
とを目的とし、Ｎ°高濃度埋込層の下部にＰ゛高濃度屡
を設けるように構成する。
起こるソフトエラーを低減するとともに、高速アクセス
が可能でありまた製造が容易な半導体装置を提供するこ
とを目的とし、Ｎ°高濃度埋込層の下部にＰ゛高濃度屡
を設けるように構成する。
［産業上の利用分野コ
本発明はバイポーラ素子を組み込んだ半導体装置に関す
るものであり、さらに詳しく述べるならば、メモリ素子
のようにα線などの荷電粒子の影響を受はソフトエラー
が起こり易い半導体装置の構造に関するものである。
るものであり、さらに詳しく述べるならば、メモリ素子
のようにα線などの荷電粒子の影響を受はソフトエラー
が起こり易い半導体装置の構造に関するものである。
［従来の技術］
第４図に示すバイポーラトランジスタとＳＢＤを組み合
わせたメモリ素子を参照してソフトエラーの原因を説明
する。図中、１はＰ−型シリコン基板、２はＬＯＧＯＳ
によるフィールドＳｉＯｘ層、３はコレクタである高濃
度Ｎ型埋込層、４ａはＰ型ベース領域、４ｂはベース４
ａとＳＢＤの間の抵抗層、５はＮ型エミッタ領域、６は
酸化膜、７はＰ０コンタクト領域、８はＮ−エピタキシ
ャル層、９はベースの電極、１０はＳＢＤと抵抗を結ぶ
配線である。
わせたメモリ素子を参照してソフトエラーの原因を説明
する。図中、１はＰ−型シリコン基板、２はＬＯＧＯＳ
によるフィールドＳｉＯｘ層、３はコレクタである高濃
度Ｎ型埋込層、４ａはＰ型ベース領域、４ｂはベース４
ａとＳＢＤの間の抵抗層、５はＮ型エミッタ領域、６は
酸化膜、７はＰ０コンタクト領域、８はＮ−エピタキシ
ャル層、９はベースの電極、１０はＳＢＤと抵抗を結ぶ
配線である。
α線粒子が低濃度のＰ−型シリコン基板まで入射すると
、エレクトロン−ホール対が発生し、エレクトロンがコ
レクタ領域３に集まり、クロスカップルしているベース
電位を変え、蓄えられていた情報が変わる。このような
α線粒子によるソフトエラーを防止するために従来以下
のような素子構造が提案されていた。
、エレクトロン−ホール対が発生し、エレクトロンがコ
レクタ領域３に集まり、クロスカップルしているベース
電位を変え、蓄えられていた情報が変わる。このような
α線粒子によるソフトエラーを防止するために従来以下
のような素子構造が提案されていた。
■縦形素子においてコレクタとエミッタの位置を通常の
もの（第４図参照）とは逆にした構造の素子（第５図Ｅ
ｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ ｖｏｌ、３５ ｐｐ
２０９４−２０９９参照）。第５図の符号は第４図と同
じ意味であり、また図中、３ａ、４ａはベース領域、４
ｃはポリシリコンよりなるベースコンタクト部、１１は
Ｐ０領域、１２はｎ−ｗｅｌｌ、１３はＳＢＤと抵抗を
接続するＰ゛領域１４は抵抗、１５はベース電極に抵抗
を接続するＰ０領域である。
もの（第４図参照）とは逆にした構造の素子（第５図Ｅ
ｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ ｖｏｌ、３５ ｐｐ
２０９４−２０９９参照）。第５図の符号は第４図と同
じ意味であり、また図中、３ａ、４ａはベース領域、４
ｃはポリシリコンよりなるベースコンタクト部、１１は
Ｐ０領域、１２はｎ−ｗｅｌｌ、１３はＳＢＤと抵抗を
接続するＰ゛領域１４は抵抗、１５はベース電極に抵抗
を接続するＰ０領域である。
しかしながら、エミッタがＰ−基板１と接触することに
よりエミッタ容量が増大し、エミッタ抵抗も増大し、ス
ピード等の性能は悪くなり、高速アクセスには不適にな
った。
よりエミッタ容量が増大し、エミッタ抵抗も増大し、ス
ピード等の性能は悪くなり、高速アクセスには不適にな
った。
なお、第５図の構造では、エミッタとコレクタの位置を
変える逆構造になるために、Ｐ型基板で発生して電荷は
エミッタに注入されるだけで、コレクタには影響せず、
上述のようにコレククタにつながるハーフセルの電位を
変えることはない。
変える逆構造になるために、Ｐ型基板で発生して電荷は
エミッタに注入されるだけで、コレクタには影響せず、
上述のようにコレククタにつながるハーフセルの電位を
変えることはない。
■ＳＢＤクランプセルがＰＮＰロードセルに変えられた
。バイポーラメモリにおいてはＩＫメモリまではパイボ
ーラトランジスラタのフリップフロップ回路に接続され
、信号をワード線から読み込むクランプ回路がＳＢＤで
あったが、より高集積度のメモリではＰＮＰ トランジ
スタが使用されるようになった。すなわち、ＳＢＤクラ
ンプセルではＳＢＤの電極と接続している半導体層に電
荷が発生し、その電荷がベースへ流れ込み、電位を反転
させ、ＳＢＤと接続したトランジスタの活性領域をＯＮ
（ＯＦＦ）させるソフトエラーが起こるのであるが、
ＩＫ程度の低集積度ではこのソフトエラーが目立たず、
一方、より高集積度メモリではセル面積の縮小化に伴い
微小電荷でも電位が大きく変動する。したがって、ＳＢ
Ｄより接合容量が大きいＰＮＰトランジスタに変えるこ
とにより、α線による発生電荷の影響をみかけ上小さ（
した。
。バイポーラメモリにおいてはＩＫメモリまではパイボ
ーラトランジスラタのフリップフロップ回路に接続され
、信号をワード線から読み込むクランプ回路がＳＢＤで
あったが、より高集積度のメモリではＰＮＰ トランジ
スタが使用されるようになった。すなわち、ＳＢＤクラ
ンプセルではＳＢＤの電極と接続している半導体層に電
荷が発生し、その電荷がベースへ流れ込み、電位を反転
させ、ＳＢＤと接続したトランジスタの活性領域をＯＮ
（ＯＦＦ）させるソフトエラーが起こるのであるが、
ＩＫ程度の低集積度ではこのソフトエラーが目立たず、
一方、より高集積度メモリではセル面積の縮小化に伴い
微小電荷でも電位が大きく変動する。したがって、ＳＢ
Ｄより接合容量が大きいＰＮＰトランジスタに変えるこ
とにより、α線による発生電荷の影響をみかけ上小さ（
した。
ＰＮＰトランジスタではベースとコレクタ領域の濃度を
高くすることにより接合容量を太き（した。ＰＮＰセル
の採用によりソフトエラーの確率は１／１０以下低下し
たが、接合容量の発生により書き込みや読み出しのため
にセルにアクセスする速度が遅くなった。
高くすることにより接合容量を太き（した。ＰＮＰセル
の採用によりソフトエラーの確率は１／１０以下低下し
たが、接合容量の発生により書き込みや読み出しのため
にセルにアクセスする速度が遅くなった。
■ＳＯＩ構造の採用（第６図、ＩＥＤＭ’８８ Ｌａｔ
ｅＮｅｗｓ参照） 第６図中、２０は絶縁層、２１は絶縁物分離領域、２２
は高濃度埋込層である。
ｅＮｅｗｓ参照） 第６図中、２０は絶縁層、２１は絶縁物分離領域、２２
は高濃度埋込層である。
ＳＯＩ構造では絶縁物分離領域でセル全体を囲むことに
より、ソフトエラーの確率が１／１００以下に低下し、
その他の性能はにはほとんど影響しなかった。
より、ソフトエラーの確率が１／１００以下に低下し、
その他の性能はにはほとんど影響しなかった。
［発明が解決しようとする課題］
セルを絶縁物分離領域で完全に囲むＳＯＩ構造でセルが
完全に外部から分離されると、セル内でα線による電荷
がセルに流れ込むことがなくなる。
完全に外部から分離されると、セル内でα線による電荷
がセルに流れ込むことがなくなる。
またＮ゛層２２（第６図参照）下に、低濃度Ｐ型層１が
存在すると、そのＰ型層はα線で誘起された電荷が発生
し、ソフトエラーが起きる。この場合を１とすると、Ｐ
型層がな（なれば、１／１０３以下になると考えられて
いる。
存在すると、そのＰ型層はα線で誘起された電荷が発生
し、ソフトエラーが起きる。この場合を１とすると、Ｐ
型層がな（なれば、１／１０３以下になると考えられて
いる。
方、大電流で使用するバイポーラ素子ではコレクタは低
抵抗でかつ大電流を流すことが必須であったので、２〜
３μｍとＮ４高濃度埋込層を厚くしていた。
抵抗でかつ大電流を流すことが必須であったので、２〜
３μｍとＮ４高濃度埋込層を厚くしていた。
ＳＯＩ構造でも同様にＮ＋高濃度埋込層２２（第５図）
を厚くする必要があった。また、Ｓ。
を厚くする必要があった。また、Ｓ。
工構造を張り合せＳＯＩで作る場合、絶縁基板２０にＰ
−３ｉウエハーを張り合せ上面から研摩を行うが、研摩
の精度により、研摩後の拡散により形成されるＮ″″高
濃度埋込層２１の下に低濃度のＰ−層１が残ってしまう
場合があった。通常の研摩精度では研摩後１〜０．５μ
ｍ程度のＰ−シリコン基板（層）１が残ることは避けら
れない。このようにＰ−層１が残る場合ＳＯＩによるソ
フトエラー発生の改善は１／１０”以上に留まった。
−３ｉウエハーを張り合せ上面から研摩を行うが、研摩
の精度により、研摩後の拡散により形成されるＮ″″高
濃度埋込層２１の下に低濃度のＰ−層１が残ってしまう
場合があった。通常の研摩精度では研摩後１〜０．５μ
ｍ程度のＰ−シリコン基板（層）１が残ることは避けら
れない。このようにＰ−層１が残る場合ＳＯＩによるソ
フトエラー発生の改善は１／１０”以上に留まった。
すなわち、Ｎ９層２１とＰ−層１の接合容量はソフトエ
ラー防止に期待されたほど有効ではなく、Ｐ−層で発生
したエレクトロンが活性層に影響を与え、ソフトエラー
を起こす確率が高いことが分かった。
ラー防止に期待されたほど有効ではなく、Ｐ−層で発生
したエレクトロンが活性層に影響を与え、ソフトエラー
を起こす確率が高いことが分かった。
したがって、本発明は、メモリ素子のようにα線などの
荷電粒子の影響を受けて起こるソフトエラを低減すると
ともに、高速アクセスが可能でありまた製造が容易な半
導体装置を提供することを目的とする。
荷電粒子の影響を受けて起こるソフトエラを低減すると
ともに、高速アクセスが可能でありまた製造が容易な半
導体装置を提供することを目的とする。
［課題を解決するための手段］
本発明に係る半導体装置は、一導電型高濃度埋込層の下
部に逆導電型層が設けられたバイポーラ素子を含んでな
ることを特徴とする。
部に逆導電型層が設けられたバイポーラ素子を含んでな
ることを特徴とする。
また、本発明はＳ ＯＩ （Ｓｉｌｉｃｏｎ Ｏｎ
Ｉｎ５ｕｌａｔｏｒ）構造において、高濃度埋込層と埋
込層絶縁膜の間に、高濃度埋込層とは逆導電型の不純物
を含む層を有する半導体装置を提供する。この装置は、
ウェーハ表面に一導電型不純物を拡散させる工程、前記
ウェーハに絶縁膜を形成するか、または別ウェーハに絶
縁膜を形成する工程、前記一導電型不純物を拡散させた
面と、別ウェーハを貼り合わせる工程、前記導電型不純
物を拡散させた面とは逆の面を研磨し、所定の厚さまで
薄くする工程、一導電型不純物を拡散させた面に高濃度
逆導電型の不純物を拡散させる工程により製造される。
Ｉｎ５ｕｌａｔｏｒ）構造において、高濃度埋込層と埋
込層絶縁膜の間に、高濃度埋込層とは逆導電型の不純物
を含む層を有する半導体装置を提供する。この装置は、
ウェーハ表面に一導電型不純物を拡散させる工程、前記
ウェーハに絶縁膜を形成するか、または別ウェーハに絶
縁膜を形成する工程、前記一導電型不純物を拡散させた
面と、別ウェーハを貼り合わせる工程、前記導電型不純
物を拡散させた面とは逆の面を研磨し、所定の厚さまで
薄くする工程、一導電型不純物を拡散させた面に高濃度
逆導電型の不純物を拡散させる工程により製造される。
以下、本発明の詳細な説明する。
Ｎ°高濃度埋込層は通常のバイポーラトランジスタにて
使用される濃度および厚みであってよい（コレクタ抵抗
を低くするために不純物濃度を１０”ａｍ−”以上、厚
みを２μｍ以上）。
使用される濃度および厚みであってよい（コレクタ抵抗
を低くするために不純物濃度を１０”ａｍ−”以上、厚
みを２μｍ以上）。
２１層は濃度が従来のＰ−層の濃度より実質的に高けれ
ばよいが、特に１０ ”ｃｍ−”以上の濃度であれば一
桁以上のソフトエラー改善が期待される。
ばよいが、特に１０ ”ｃｍ−”以上の濃度であれば一
桁以上のソフトエラー改善が期待される。
本発明の上記構造を作るためには、２枚のＳｉ基板３０
（第２図）を熱酸化し、表面に酸化膜３１を成長させた
後、２枚のＳｉ基板３０を重ね合わせて、１１００℃以
上でアニールすることにより酸化膜３１どうじを拡散接
合する。つづいて第３図に示すように片側の表面を研摩
し、酸化膜３１を取り除き、Ｓｉ基板３０を表出させる
。張り合せた部分の酸化膜３０ （２２）はＳＯＩ構造
の絶縁基板部になり、ウェハーの側面部の酸化膜３０（
２１）は外側の絶縁物となる。酸化膜３１に完全に取囲
まれているＳｉ基板３０は必要により研摩してもよい。
（第２図）を熱酸化し、表面に酸化膜３１を成長させた
後、２枚のＳｉ基板３０を重ね合わせて、１１００℃以
上でアニールすることにより酸化膜３１どうじを拡散接
合する。つづいて第３図に示すように片側の表面を研摩
し、酸化膜３１を取り除き、Ｓｉ基板３０を表出させる
。張り合せた部分の酸化膜３０ （２２）はＳＯＩ構造
の絶縁基板部になり、ウェハーの側面部の酸化膜３０（
２１）は外側の絶縁物となる。酸化膜３１に完全に取囲
まれているＳｉ基板３０は必要により研摩してもよい。
Ｓｉ基板３０はＮ型Ｓｉ基板にＢイオンを注入して底部
にＰ“層が残るようにして調製するのがよい。これは通
常のＳｉ基板はＮ−型であるのでこれを利用することが
好ましく、また高濃度Ｐ９領域を有するＳｉウェハーを
成長させると欠陥が多く発生するので、Ｐ゛領域イオン
注入により作成することが好ましいからである。
にＰ“層が残るようにして調製するのがよい。これは通
常のＳｉ基板はＮ−型であるのでこれを利用することが
好ましく、また高濃度Ｐ９領域を有するＳｉウェハーを
成長させると欠陥が多く発生するので、Ｐ゛領域イオン
注入により作成することが好ましいからである。
［作用］
Ｐ゛層とＮ゛高濃度埋込層の界面の空乏層に電荷が入る
と電荷は直ちに消滅する。また、空乏層で消滅せずにそ
の外部に存在する電子はほとんどがＰ゛高濃度埋込層の
不純物と結合して消滅する。これらの結果本発明におい
てはソフトエラーの確率が極めて低くなる。
と電荷は直ちに消滅する。また、空乏層で消滅せずにそ
の外部に存在する電子はほとんどがＰ゛高濃度埋込層の
不純物と結合して消滅する。これらの結果本発明におい
てはソフトエラーの確率が極めて低くなる。
本発明のＮ゛高濃度埋込層とＰ゛層の接合構造の代わり
に、Ｎ゛高濃度埋込層とＮ−層の接合構造を使用しても
従来のＰ−層ｌ（第５図参照）をなくすることによるソ
フトエラー防止の効果はある。しかしながらＮ４高濃度
埋込眉とＮ−層の接合構造では上記した空乏層が作られ
ず、またＮ−層においたはエレクトロンの消滅が起こら
ないので、本発明の構造に比べてソフトエラー確率の低
下は１０２少ない。
に、Ｎ゛高濃度埋込層とＮ−層の接合構造を使用しても
従来のＰ−層ｌ（第５図参照）をなくすることによるソ
フトエラー防止の効果はある。しかしながらＮ４高濃度
埋込眉とＮ−層の接合構造では上記した空乏層が作られ
ず、またＮ−層においたはエレクトロンの消滅が起こら
ないので、本発明の構造に比べてソフトエラー確率の低
下は１０２少ない。
以下、実施例により本発明を説明する。
［実施例］
第１図はＳＯ■構造を採用した本発明に係るバイポーラ
素子であり、厚みが０．４μｍ以上、不純物濃度が１０
ｌ５ＣＩ１１−３のＰ“層２３の上に厚みが３〜４μ
ｍ、不純物濃度が１０ ”ａｍ−”のＮ′″層２２（コ
レクタコンタクト領域）を形成した。
素子であり、厚みが０．４μｍ以上、不純物濃度が１０
ｌ５ＣＩ１１−３のＰ“層２３の上に厚みが３〜４μ
ｍ、不純物濃度が１０ ”ａｍ−”のＮ′″層２２（コ
レクタコンタクト領域）を形成した。
Ｎ−層８は厚みが１μｍ、不純物濃度が１０１６ｃｌ”
であり、Ｐ０ベース領域４ａは厚みが０．３μｍ、不純
物の濃度が１０ ”ｃｍ−”であり、エミッタ領域５は
不純物濃度が１０ ”ｃｍ−”であった。第１図のバイ
ポーラ素子を、第３図の従来のＳＯＩ構造とソフトエラ
ー確率を比較したところ前者の発生確率は、後者の発生
確率の数十倍であった。
であり、Ｐ０ベース領域４ａは厚みが０．３μｍ、不純
物の濃度が１０ ”ｃｍ−”であり、エミッタ領域５は
不純物濃度が１０ ”ｃｍ−”であった。第１図のバイ
ポーラ素子を、第３図の従来のＳＯＩ構造とソフトエラ
ー確率を比較したところ前者の発生確率は、後者の発生
確率の数十倍であった。
不純物の導電型を逆にすることにより、ＰＮＰ素子も形
成することができる。
成することができる。
以下、Ｎ型埋込層の例を説明する。
Ｎ型またはＰ型のウェーハ（不純物濃度ＩＱＩＩＩｃｍ
−”程度）にＰ型不純物を拡散させる。拡散方法は、通
常のＩＩ法、ガス拡散または固相拡散で、濃度１６”ｃ
ｍ−”以上、深さは０．４ｇｍ以上とする。別ウェーハ
をｌＬＬｍ酸化する（別ウェーハでなく、上記ウェーハ
を酸化しても良い。ただし、拡散層の濃度が下がらない
ようにする。当然、所定の酸化膜厚が上記ウェーハと別
ウェーハの酸化膜厚の和となるように、別々に酸化して
も良い。酸化の代りに、ＣＶＤ法により成長した膜でも
よい）。拡散させた面と別ウェーハを重ね合わせ、１１
００℃以上の高温熱処理を行う。不純物を拡散させたウ
ェーハを研磨し、酸化膜上のシリコンが所定の厚さ、例
えば３−４μｍになるまで薄（する。上記面に高濃度Ｎ
型不純物を拡散させる。以下、通常の素子を作る工程と
同じである。上記例は、Ｎ型埋込層を有する素子であっ
たが、不純物の導電気室を変えることにより、Ｐ型埋込
層を有する素子にも適用できる。
−”程度）にＰ型不純物を拡散させる。拡散方法は、通
常のＩＩ法、ガス拡散または固相拡散で、濃度１６”ｃ
ｍ−”以上、深さは０．４ｇｍ以上とする。別ウェーハ
をｌＬＬｍ酸化する（別ウェーハでなく、上記ウェーハ
を酸化しても良い。ただし、拡散層の濃度が下がらない
ようにする。当然、所定の酸化膜厚が上記ウェーハと別
ウェーハの酸化膜厚の和となるように、別々に酸化して
も良い。酸化の代りに、ＣＶＤ法により成長した膜でも
よい）。拡散させた面と別ウェーハを重ね合わせ、１１
００℃以上の高温熱処理を行う。不純物を拡散させたウ
ェーハを研磨し、酸化膜上のシリコンが所定の厚さ、例
えば３−４μｍになるまで薄（する。上記面に高濃度Ｎ
型不純物を拡散させる。以下、通常の素子を作る工程と
同じである。上記例は、Ｎ型埋込層を有する素子であっ
たが、不純物の導電気室を変えることにより、Ｐ型埋込
層を有する素子にも適用できる。
［発明の効果］
貼り合わせ方法では、能動領域の半導体層の厚さ精度を
良（することは、ＳＯＩウェーハ製作の歩留まりを下げ
、製造コストの増加を招くが、本発明により、厚さ精度
が必要なくなり、製造コストが安価になる。
良（することは、ＳＯＩウェーハ製作の歩留まりを下げ
、製造コストの増加を招くが、本発明により、厚さ精度
が必要なくなり、製造コストが安価になる。
高濃度層は大電流が流れる領域であり、一定の厚みが必
要であった。そのため、絶縁層上の半導体層は、２μｍ
以上必要となり、逆に高濃度層下に低濃度層が存在し、
α線によるソフト・エラーに対して弱くなっているが、
本発明では、その心配がな（なると同時に、拡散容量と
絶縁膜容量の直列和となって、寄生容量も小さくなり、
高速化が実現できる。
要であった。そのため、絶縁層上の半導体層は、２μｍ
以上必要となり、逆に高濃度層下に低濃度層が存在し、
α線によるソフト・エラーに対して弱くなっているが、
本発明では、その心配がな（なると同時に、拡散容量と
絶縁膜容量の直列和となって、寄生容量も小さくなり、
高速化が実現できる。
第１図は本発明の請求項２記載の素子の実施例を示す断
面図、 第２図は本発明請求項２記載の素子の製造工程を説明す
る図面であって、張合せ工程の説明図、第３図は第２図
と同様の図面であって、研摩工程の説明図、 第４図はＳＢＤとバイポーラ素子を組み合わせた従来の
半導体装置の断面図、 第５図は従来の半導体装置（ＳＩＣＯＳ）の断面図、
面図、 第２図は本発明請求項２記載の素子の製造工程を説明す
る図面であって、張合せ工程の説明図、第３図は第２図
と同様の図面であって、研摩工程の説明図、 第４図はＳＢＤとバイポーラ素子を組み合わせた従来の
半導体装置の断面図、 第５図は従来の半導体装置（ＳＩＣＯＳ）の断面図、
Claims (1)
- 【特許請求の範囲】 １、Ｎ＾＋高濃度埋込層の下部にＰ＾＋高濃度層が設け
られたことを特徴とする素子を含んでなる半導体装置。 ２、ＳＯＩ（ＳｉｌｉｃｏｎＯｎＩｎｓｕｌａｔｏｒ）
構造において、高濃度埋込層と埋込層絶縁膜の間に、高
濃度埋込層とは逆導電型の不純物を含む層を有する半導
体装置。 ３、ウェーハ表面に一導電型不純物を拡散させる工程、
前記ウェーハに絶縁膜を形成するか、または別ウェーハ
に絶縁膜を形成する工程、前記一導電型不純物を拡散さ
せた面と、別ウェーハを貼り合わせる工程、前記導電型
不純物を拡散させた面とは逆の面を研磨し、所定の厚さ
まで薄くする工程、一導電型不純物を拡散させた面に高
濃度逆導電型の不純物を拡散させる工程を含む半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2086230A JPH03284872A (ja) | 1990-03-30 | 1990-03-30 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2086230A JPH03284872A (ja) | 1990-03-30 | 1990-03-30 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03284872A true JPH03284872A (ja) | 1991-12-16 |
Family
ID=13880993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2086230A Pending JPH03284872A (ja) | 1990-03-30 | 1990-03-30 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03284872A (ja) |
-
1990
- 1990-03-30 JP JP2086230A patent/JPH03284872A/ja active Pending
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