JPS63237462A - スタテイツク型半導体記憶装置およびその製造方法 - Google Patents
スタテイツク型半導体記憶装置およびその製造方法Info
- Publication number
- JPS63237462A JPS63237462A JP62072212A JP7221287A JPS63237462A JP S63237462 A JPS63237462 A JP S63237462A JP 62072212 A JP62072212 A JP 62072212A JP 7221287 A JP7221287 A JP 7221287A JP S63237462 A JPS63237462 A JP S63237462A
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- Japan
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- source
- semiconductor memory
- conductivity type
- mos transistor
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、ＭＯＳトランジスタ用いたスタティック型
半導体記憶装置およびその製造方法に関装置（スタティ
ックＲＡＭ）のメモリセル構造の等価回路図である。第
１図においては、ノードＡおよびＡ′に現われる寄生容
ｕ１０１，１０２も示されている。
半導体記憶装置およびその製造方法に関装置（スタティ
ックＲＡＭ）のメモリセル構造の等価回路図である。第
１図においては、ノードＡおよびＡ′に現われる寄生容
ｕ１０１，１０２も示されている。
スタティック型の半導体記憶装置においては、上記ノー
ドＡとＡ゛間における電位差によって情報を蓄えている
。
ドＡとＡ゛間における電位差によって情報を蓄えている
。
［発明が解決しようとする問題点］
ところで、スタティック型の半導体記憶装置において、
α線が入射した場合、ウェル内で電子が多量に発生し、
この電子によってノードＡ、Ａ−の電位が下がり、情報
が反転して、データの破壊゛ が生じるおそれ力（あっ
た。
α線が入射した場合、ウェル内で電子が多量に発生し、
この電子によってノードＡ、Ａ−の電位が下がり、情報
が反転して、データの破壊゛ が生じるおそれ力（あっ
た。
より詳しく説明する。
第３図は、第１図の破線で囲まれた部分の断面図である
。
。
第３図において、１はシリコン基板、２はｐ型ウェル層
、３は素子分離のためのフィールド酸化膜、４はゲート
酸化膜、５はゲート電極の多結晶シリコン、６はｎ＋の
ソースおよびドレイン、７はパッシベーション膜、８は
配線のための第２の多結晶シリコン、４１はゲート酸化
膜形成時に形成される薄い酸化膜、５１は他のトランジ
スタのゲート電極を示している。
、３は素子分離のためのフィールド酸化膜、４はゲート
酸化膜、５はゲート電極の多結晶シリコン、６はｎ＋の
ソースおよびドレイン、７はパッシベーション膜、８は
配線のための第２の多結晶シリコン、４１はゲート酸化
膜形成時に形成される薄い酸化膜、５１は他のトランジ
スタのゲート電極を示している。
このような構造の半導体記憶装置において、α線等の放
射線が入射した場合、ｐ型ウェル層２内に多量の電子が
発生して、この電子がソースまたはドレイン領域６と第
２の多結晶シリコン層８との接続部の電位を変化させて
、メモリデータの破壊が生じることがあるという問題点
があった。
射線が入射した場合、ｐ型ウェル層２内に多量の電子が
発生して、この電子がソースまたはドレイン領域６と第
２の多結晶シリコン層８との接続部の電位を変化させて
、メモリデータの破壊が生じることがあるという問題点
があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、α線等の放射線によるデータの反転率、つ
まりソフトエラーの発生率を減少させるように改善され
た、スタティック型半導体記憶装置を得ることを目的と
する。
れたもので、α線等の放射線によるデータの反転率、つ
まりソフトエラーの発生率を減少させるように改善され
た、スタティック型半導体記憶装置を得ることを目的と
する。
［問題点を解決するための手段］
この発明に係る半導体記憶装置は、アクセス用ＭｏＳト
ランジスタのソースまたはドレイン領域につながる第２
導電型の第１層と、電流供給用負荷につながる第２導電
型の第２層とを含み、両層が、上下に積層されて接続さ
れているものにおいて、 第１層の下面に接して、半導体基板よりも濃度の高い第
１導電領域を設けたものである。
ランジスタのソースまたはドレイン領域につながる第２
導電型の第１層と、電流供給用負荷につながる第２導電
型の第２層とを含み、両層が、上下に積層されて接続さ
れているものにおいて、 第１層の下面に接して、半導体基板よりも濃度の高い第
１導電領域を設けたものである。
［作用〕
濃度の高い第１導電領域により、第２導電型の第１層と
第２層との接合容量が増大して、メモリセルにおけるデ
ータの反転臨界電荷量が増大し、ソフトエラーに対して
強くなる。
第２層との接合容量が増大して、メモリセルにおけるデ
ータの反転臨界電荷量が増大し、ソフトエラーに対して
強くなる。
［発明の実施例コ
以下、この発明の一実施例を図について説明する。
第２図は、この発明の一実施例に係る断面図であって、
第１図の破線で示す部分を示すものである。この第２図
は、前述した第３図に示す従来例に対応させて描かれて
いる。
第１図の破線で示す部分を示すものである。この第２図
は、前述した第３図に示す従来例に対応させて描かれて
いる。
この実施例の特徴は、第２図に示すように、ｎ＋層６の
下部に、ｐ＋の高濃度不純物層９を設けたことである。
下部に、ｐ＋の高濃度不純物層９を設けたことである。
なお、その他の構成は、第３図と同様であり、同一部分
には同一番号を付して、ここでの説明は省略する。
には同一番号を付して、ここでの説明は省略する。
次に、第２図に示すこの発明の一実施例の製造方法につ
いて説明をする。
いて説明をする。
従来のスタティック型半導体記憶装置の製造方法と同様
の方法によって、ゲート５、ソースおよびドレイン６な
らびにパッシベーション膜７を形成し、該パッジベージ
ジン膜７にコンタクト孔を形成する。
の方法によって、ゲート５、ソースおよびドレイン６な
らびにパッシベーション膜７を形成し、該パッジベージ
ジン膜７にコンタクト孔を形成する。
第２の多結晶シリコン配線８を形成した後、第４図に示
すように、コンタクト孔の直下で、ソース・ドレイン領
域６のｎ＋層とｐウェル２の接合が形成されている深さ
に、ボロンイオンを注入する。
すように、コンタクト孔の直下で、ソース・ドレイン領
域６のｎ＋層とｐウェル２の接合が形成されている深さ
に、ボロンイオンを注入する。
コンタクト孔以外の部分は、厚いパッシベーション膜７
に覆われており、影響は及ばない。
に覆われており、影響は及ばない。
この後熱処理を行なうと、注入されたボロンイオン９１
が活性化し、第２図に示すように濃いｐ型不純物層９が
形成される。 “ その後、従来の製造方法と同様に、金属配線を形成し、
スタティック型半導体記憶装置が完成する。
が活性化し、第２図に示すように濃いｐ型不純物層９が
形成される。 “ その後、従来の製造方法と同様に、金属配線を形成し、
スタティック型半導体記憶装置が完成する。
以上説明したこの発明の一実施例のように、濃Ｏｐ型不
純物層９を形成することによって、ソース・ドレイン領
域６とシリコン配線８との接合容量を大きくでき、ソフ
トエラーに対して強い構成にすることができる。
純物層９を形成することによって、ソース・ドレイン領
域６とシリコン配線８との接合容量を大きくでき、ソフ
トエラーに対して強い構成にすることができる。
なお、に記実施例では、ボロンイオンをウェハ全面に注
入して、ｐ型の濃い不純物層９を形成しているが、接合
容量が大きくなることによって動作が遅くなるという欠
点もある。特に、周辺回路においてその効果が顕著とな
る場合がある。
入して、ｐ型の濃い不純物層９を形成しているが、接合
容量が大きくなることによって動作が遅くなるという欠
点もある。特に、周辺回路においてその効果が顕著とな
る場合がある。
このような場合には、工程は増加するが、メモリセル以
外をフォトレジスト等によりマスクしてボロンイオン等
の不純物を注入すればよい。
外をフォトレジスト等によりマスクしてボロンイオン等
の不純物を注入すればよい。
［発明の効果］
以上のように、この発明によれば、自己整合的に大きな
接合容量を形成することができ、ソフトエラーに対して
強いスタティック型の半導体記憶装置を得られる効果が
ある。
接合容量を形成することができ、ソフトエラーに対して
強いスタティック型の半導体記憶装置を得られる効果が
ある。
第１図は、スタティック型半導体記憶装置の等価回路図
である。第２図は、この発明の一実施例に係るスタティ
ック型半導体記憶装置の部分断面図であり、第１図の破
線で示す部分を示している。 第３図は、従来のスタティック型半導体記憶装置の部分
断面図であり、第２図と対応して描かれたものである。 第４図は、この発明の一実施例に係る製造工程の一部を
示す断面図である。 図において、１はシリコン基板、２はｐ型ウェル、６は
ｎ型ソースまたはドレイン拡散層、８は配線用多結晶シ
リコン、９はｐ型拡散層を示す。
である。第２図は、この発明の一実施例に係るスタティ
ック型半導体記憶装置の部分断面図であり、第１図の破
線で示す部分を示している。 第３図は、従来のスタティック型半導体記憶装置の部分
断面図であり、第２図と対応して描かれたものである。 第４図は、この発明の一実施例に係る製造工程の一部を
示す断面図である。 図において、１はシリコン基板、２はｐ型ウェル、６は
ｎ型ソースまたはドレイン拡散層、８は配線用多結晶シ
リコン、９はｐ型拡散層を示す。
Claims (2)
- （１）アクセス用ＭＯＳトランジスタと、電流供給用負
荷とを含むメモリセルが第１導電型の半導体基板に形成
されたスタティック型半導体記憶装置であり、前記アク
セス用ＭＯＳトランジスタのソースまたはドレイン領域
につながる第２導電型の第１層と、前記電流供給用負荷
につながる第２導電型の第２層とを含み、両層が上下に
積層されて接続されているものにおいて、 前記第１層の下面に接して、前記半導体基板よりも濃度
の高い第１導電領域を設けたことを特徴とする、スタテ
ィック型半導体記憶装置。 - （２）アクセス用ＭＯＳトランジスタと、電流供給用負
荷とを含むメモリセルが第１導電型の半導体基板に形成
されたスタティック型半導体記憶装置の製造方法であっ
て、 前記アクセス用ＭＯＳトランジスタを形成し、前記電流
供給用負荷を含む配線を、前記アクセス用ＭＯＳトラン
ジスタの上に積層的に形成し、前記アクセス用ＭＯＳト
ランジスタのソースまたはドレイン領域の下部に、ちょ
うど飛程が達するようなエネルギで第１導電型層を形成
するためのイオンを注入し、 熱拡散によって該注入したイオンを拡散させることによ
り、前記ソースまたはドレイン領域の下に第１導電型の
高濃度領域を形成する工程を含むことを特徴とする、ス
タティック型半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62072212A JPS63237462A (ja) | 1987-03-25 | 1987-03-25 | スタテイツク型半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62072212A JPS63237462A (ja) | 1987-03-25 | 1987-03-25 | スタテイツク型半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63237462A true JPS63237462A (ja) | 1988-10-03 |
Family
ID=13482709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62072212A Pending JPS63237462A (ja) | 1987-03-25 | 1987-03-25 | スタテイツク型半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63237462A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5917247A (en) * | 1995-03-31 | 1999-06-29 | Nec Corporation | Static type memory cell structure with parasitic capacitor |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57165746U (ja) * | 1981-04-14 | 1982-10-19 | ||
| JPS6087959U (ja) * | 1983-11-25 | 1985-06-17 | 三井木材工業株式会社 | コンクリ−ト曲面成型用木製型枠 |
-
1987
- 1987-03-25 JP JP62072212A patent/JPS63237462A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57165746U (ja) * | 1981-04-14 | 1982-10-19 | ||
| JPS6087959U (ja) * | 1983-11-25 | 1985-06-17 | 三井木材工業株式会社 | コンクリ−ト曲面成型用木製型枠 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5917247A (en) * | 1995-03-31 | 1999-06-29 | Nec Corporation | Static type memory cell structure with parasitic capacitor |
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