JPH03285359A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPH03285359A JPH03285359A JP2087951A JP8795190A JPH03285359A JP H03285359 A JPH03285359 A JP H03285359A JP 2087951 A JP2087951 A JP 2087951A JP 8795190 A JP8795190 A JP 8795190A JP H03285359 A JPH03285359 A JP H03285359A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、フローティングゲート型の電界効果トランジ
スタからなる半導体記憶装置およびその製造方法に関す
る。
スタからなる半導体記憶装置およびその製造方法に関す
る。
従来の技脩
従来、電気的書き込み消法が可能なＥＥＰＲＯＭ（Ｅｌ
ｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ
ＰｒｏｇｒａｍａｂｌｅＲＯＭ ）の一つとして、トン
ネリング注入により書き込み消去を行うフローティング
ゲート構造の半導体記憶装置がよく知られている。この
フローティングゲート構造の半導体記憶装置は、拡散層
上の薄い絶縁膜を介して電荷のトン不リング媒体を行い
、薄い締緩膜上のフローティングゲート電極に電荷を蓄
積させ、トランジスタのしきい値電圧を変化させて情報
を記憶させることを原理としている。
ｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ
ＰｒｏｇｒａｍａｂｌｅＲＯＭ ）の一つとして、トン
ネリング注入により書き込み消去を行うフローティング
ゲート構造の半導体記憶装置がよく知られている。この
フローティングゲート構造の半導体記憶装置は、拡散層
上の薄い絶縁膜を介して電荷のトン不リング媒体を行い
、薄い締緩膜上のフローティングゲート電極に電荷を蓄
積させ、トランジスタのしきい値電圧を変化させて情報
を記憶させることを原理としている。
以下に従来の半導体記憶装置について説明する。
第２図は従来のフローティングゲート型の半導体記憶装
置の要部断面図である。
置の要部断面図である。
図に示すように、Ｐ型シリコン基板２１の中にＮ型拡散
層からなるソース領域２２およびドレイン領域２３が形
成され、ソース領域２２およびドレイン領域２３にまた
がって比較的厚い酸化シリコン膜２４が形成されるとと
もに、この酸化シリコン膜２４の一部分のみを開孔し、
この間孔部にトン不リング媒体となる薄い酸化シリコン
膜２５が形成され、酸化シリコン１２４．２５の上にフ
ローティングゲート電極２６、酸化シリコン膜２７およ
びコントロールゲート電極２８が順次積層された構造と
なっている。
層からなるソース領域２２およびドレイン領域２３が形
成され、ソース領域２２およびドレイン領域２３にまた
がって比較的厚い酸化シリコン膜２４が形成されるとと
もに、この酸化シリコン膜２４の一部分のみを開孔し、
この間孔部にトン不リング媒体となる薄い酸化シリコン
膜２５が形成され、酸化シリコン１２４．２５の上にフ
ローティングゲート電極２６、酸化シリコン膜２７およ
びコントロールゲート電極２８が順次積層された構造と
なっている。
従来、第２図に示すようなフローティングゲート型の半
導体記憶装置を製造する場合、通常、Ｐ型シリコン基板
２１の表面上にＮ型拡散層２２゜２３、酸化シリコン膜
２４，２５、フローティングゲート電極２６、酸化シリ
コン膜２７およびコントロールゲート電極２８を順次積
層していた。
導体記憶装置を製造する場合、通常、Ｐ型シリコン基板
２１の表面上にＮ型拡散層２２゜２３、酸化シリコン膜
２４，２５、フローティングゲート電極２６、酸化シリ
コン膜２７およびコントロールゲート電極２８を順次積
層していた。
発明が解決しようとする課題
しかしながら、上記の従来の構成では、フローティング
ゲート型の半導体記憶装置のコントロールゲート電極２
８とフローティングゲート電極２６は酸化シリコン膜２
７により容量結合されているため、コントロールゲート
電極２８による消去および書き込みを効率的かつ高速に
行うためには、コントロールゲート電極２８とフローテ
ィングゲート電極２６間の酸化シリコン膜２７を薄（す
るか、コントロールゲート電極２８の面積を大きくする
必要がある。しかし、２つの電極間の酸化シリコン膜２
７には書き込みおよび消去時に高い電圧が印加されるた
め、信頼性上の問題から膜厚を薄くすることはできない
。このため、高速な書き込みおよび消去を行うためには
コントロールゲート電極２８の面積を大きくする必要が
あり、メモリセルの面積が大きくなるため高集積化が困
難であるという課題を有していた。
ゲート型の半導体記憶装置のコントロールゲート電極２
８とフローティングゲート電極２６は酸化シリコン膜２
７により容量結合されているため、コントロールゲート
電極２８による消去および書き込みを効率的かつ高速に
行うためには、コントロールゲート電極２８とフローテ
ィングゲート電極２６間の酸化シリコン膜２７を薄（す
るか、コントロールゲート電極２８の面積を大きくする
必要がある。しかし、２つの電極間の酸化シリコン膜２
７には書き込みおよび消去時に高い電圧が印加されるた
め、信頼性上の問題から膜厚を薄くすることはできない
。このため、高速な書き込みおよび消去を行うためには
コントロールゲート電極２８の面積を大きくする必要が
あり、メモリセルの面積が大きくなるため高集積化が困
難であるという課題を有していた。
本発明は、−ｈ記従来の課題を解決するもので、高速動
作および高集積化を実現するフローティングゲート構造
の半導体記憶装置およびその製造方法を提供することを
目的とする。
作および高集積化を実現するフローティングゲート構造
の半導体記憶装置およびその製造方法を提供することを
目的とする。
課題を解決するだめの手段
この［１的を達成するために本発明の半導体記憶装置は
、−導電型の半導体基板上に他方導電型の拡散層を設け
、その拡散層の上にトン不リング媒体となる薄い絶縁層
を設け、その他の領域には厚い絶縁膜を設け、その上に
導電層と絶縁膜を交互に形成し、かつ偶数番目の導電層
同士および奇数番目の導電層同士をそれぞれ相互接続し
た構成を有している。
、−導電型の半導体基板上に他方導電型の拡散層を設け
、その拡散層の上にトン不リング媒体となる薄い絶縁層
を設け、その他の領域には厚い絶縁膜を設け、その上に
導電層と絶縁膜を交互に形成し、かつ偶数番目の導電層
同士および奇数番目の導電層同士をそれぞれ相互接続し
た構成を有している。
なお奇数番目の導電層はフローティングゲート電極を構
成し、偶数番目の導電層はコントロールゲート電極を構
成するものである。
成し、偶数番目の導電層はコントロールゲート電極を構
成するものである。
作用
この構成によって、フローティングゲート電極とコント
ロールゲ−ト電極との間の結合容量は、奇数番目の導電
層と偶数番目の導電層で構成される静電容量の並列接続
となるため著しく増大する。
ロールゲ−ト電極との間の結合容量は、奇数番目の導電
層と偶数番目の導電層で構成される静電容量の並列接続
となるため著しく増大する。
結合容量の増大に伴いコントロールゲート電極による制
御効率が向上し、フローティングゲート′＼の書き込み
および消去の速度を向上させることができる。
御効率が向上し、フローティングゲート′＼の書き込み
および消去の速度を向上させることができる。
実施例
以下本発明の一実施例について、図面を参照しながら説
明する。
明する。
第１図（ａ、）〜（ｅ）は本発明の一実施例における１
′導体記ＩＦ装置の製造工程断面図である。まず第１図
を参照して本発明の一実施例における半導体記１ｉ、装
置の製造方法について説明する。
′導体記ＩＦ装置の製造工程断面図である。まず第１図
を参照して本発明の一実施例における半導体記１ｉ、装
置の製造方法について説明する。
第１図（ａ）に示すように、比抵抗５〜１０Ω−備のＰ
型シリコン基板ｌ上に選択拡散を用いてＮ型拡散層から
なるソース領域２およびドレイン領域３を形成した後、
第一の絶縁膜４として、９００℃、トリクロロエタン１
．５モル％を含有させた水蒸気中での酸化により酸化シ
リコン膜を５０ｒｖの厚さに形成する。次に、ドレイン
領域３上の第一の絶縁膜４の所定の部分を公知のフォト
エツチング技術によりエツチングを行い、トレイン領域
となる第一の開口部４ａを形成する。次に、同図（ｂ）
に示すように、第一の開口部４ａ内にトンネリング媒体
となる第二の絶縁膜５として薄い酸化シリコン膜を９０
０℃、トリクロロエタン１モル％を含有させた水蒸気中
での酸化により形成する。
型シリコン基板ｌ上に選択拡散を用いてＮ型拡散層から
なるソース領域２およびドレイン領域３を形成した後、
第一の絶縁膜４として、９００℃、トリクロロエタン１
．５モル％を含有させた水蒸気中での酸化により酸化シ
リコン膜を５０ｒｖの厚さに形成する。次に、ドレイン
領域３上の第一の絶縁膜４の所定の部分を公知のフォト
エツチング技術によりエツチングを行い、トレイン領域
となる第一の開口部４ａを形成する。次に、同図（ｂ）
に示すように、第一の開口部４ａ内にトンネリング媒体
となる第二の絶縁膜５として薄い酸化シリコン膜を９０
０℃、トリクロロエタン１モル％を含有させた水蒸気中
での酸化により形成する。
本実施例では第二の絶縁膜５の膜厚を８．３ａｍとした
。次に、同図（Ｃ）に示すように、第二の絶縁膜５の上
に第一の導電層６として燐原子を３Ｘ１０２０Ｃ１ｌ−
’ドープした多結晶シリコン膜を気相成長法により４５
０ ｎ ｒｎ形成し、多結晶シリコン膜にフォトリソグ
ラフィー技術によりパターン形成を行い、フォトエツチ
ング技術によりフローティングゲート電極の一部を形成
する。その後、ランプ加熱による急速酸化法により１１
５０℃、酸素雰囲気中で第三の絶縁膜として酸化シリコ
ン膜７を第一の導電層６である多結晶シリコン膜上で４
３１となるように形成する。次に、燐原子３ Ｘ １０
”ｃｗ＋−３をドープした多結晶シリコン膜３８ｎｏ＋
を第二の導電層８として堆積し、フォトエツチング技術
によりコントロールゲート電極を形成する。さらに、フ
ォトエツチング技術により第二の導電層８の所定の位置
に第三の絶縁膜７に達するような第二の開口部８ａを形
成する。次に、同図（ｄｌ）に示すように、第二の導電
層８および第二の開口部８ａ上に第三の絶縁膜７と同様
の形成条件で第四の絶縁膜９として酸化シリコン膜を形
成する。次に、フォトエツチング技術により、第二の開
口部８ａ内に第一の導電層６に達する第三の開口部９ａ
を形成する。次に同図（ｅ）に示すように、気相成長法
によりｇ！ｉ原子を３ Ｘ １０２０ｃｍ ’ドープし
た多結晶シリコン膜を第三の導電層１０として３８ｒｖ
ｍの１￥さに形成する。このとき第一の導電層６と第三
の導電層１０は電気的に接続される。さらに、フォトエ
ツチング技術により第三の導電層１０のパクーンニング
を行い、第一の導電層と電気的に接続されたフローティ
ングゲート電極を形成し、フローティングゲート型の半
導体記憶装置を作製することができる。
。次に、同図（Ｃ）に示すように、第二の絶縁膜５の上
に第一の導電層６として燐原子を３Ｘ１０２０Ｃ１ｌ−
’ドープした多結晶シリコン膜を気相成長法により４５
０ ｎ ｒｎ形成し、多結晶シリコン膜にフォトリソグ
ラフィー技術によりパターン形成を行い、フォトエツチ
ング技術によりフローティングゲート電極の一部を形成
する。その後、ランプ加熱による急速酸化法により１１
５０℃、酸素雰囲気中で第三の絶縁膜として酸化シリコ
ン膜７を第一の導電層６である多結晶シリコン膜上で４
３１となるように形成する。次に、燐原子３ Ｘ １０
”ｃｗ＋−３をドープした多結晶シリコン膜３８ｎｏ＋
を第二の導電層８として堆積し、フォトエツチング技術
によりコントロールゲート電極を形成する。さらに、フ
ォトエツチング技術により第二の導電層８の所定の位置
に第三の絶縁膜７に達するような第二の開口部８ａを形
成する。次に、同図（ｄｌ）に示すように、第二の導電
層８および第二の開口部８ａ上に第三の絶縁膜７と同様
の形成条件で第四の絶縁膜９として酸化シリコン膜を形
成する。次に、フォトエツチング技術により、第二の開
口部８ａ内に第一の導電層６に達する第三の開口部９ａ
を形成する。次に同図（ｅ）に示すように、気相成長法
によりｇ！ｉ原子を３ Ｘ １０２０ｃｍ ’ドープし
た多結晶シリコン膜を第三の導電層１０として３８ｒｖ
ｍの１￥さに形成する。このとき第一の導電層６と第三
の導電層１０は電気的に接続される。さらに、フォトエ
ツチング技術により第三の導電層１０のパクーンニング
を行い、第一の導電層と電気的に接続されたフローティ
ングゲート電極を形成し、フローティングゲート型の半
導体記憶装置を作製することができる。
本実施例ではフローティングゲート電極は第一の導電層
６と第三の導電層ｌＯの２つの導電層の並列接続であり
、第二の導電層８のコントロールゲート電極をフローテ
ィングゲート電極がはさみ込む形となっており、導１層
は三層から構成されているが、導電層を三層以上の多層
で構成し、７０−ティングゲート電極として奇数番目の
複数の導電層を接続し、コントロールゲート電極として
偶数番目の複数の電極を接続した形とすることにより、
さらに効果的にできることはいうまでもな０゜ 発明の効果 以上のように本発明はコントロールゲート電極とフロー
ティングゲート電極の間に絶縁膜を挟んで積層し、両電
極間の結合容量を増大させることにより、−層の高集積
化、大容量化および高速化を可能とする優れた半導体記
憶装置およびその製造方法を実現できるものである。
６と第三の導電層ｌＯの２つの導電層の並列接続であり
、第二の導電層８のコントロールゲート電極をフローテ
ィングゲート電極がはさみ込む形となっており、導１層
は三層から構成されているが、導電層を三層以上の多層
で構成し、７０−ティングゲート電極として奇数番目の
複数の導電層を接続し、コントロールゲート電極として
偶数番目の複数の電極を接続した形とすることにより、
さらに効果的にできることはいうまでもな０゜ 発明の効果 以上のように本発明はコントロールゲート電極とフロー
ティングゲート電極の間に絶縁膜を挟んで積層し、両電
極間の結合容量を増大させることにより、−層の高集積
化、大容量化および高速化を可能とする優れた半導体記
憶装置およびその製造方法を実現できるものである。
第１図（ａ）〜（ｅ）は本発明に一実施例における半導
体記憶装置の製造工程断面図、第２図は従来のフローデ
ィングゲート型の半導体記１ρ装置ｒｔの要部断面図で
ある。 １・・・・・１）１”１ノリニ７ン基板（゛ｔ′導体導
体多板２・・・ツース領域、３・・ トレイン領域、４
・・第の絶縁膜、４ａ・・・・・・第一の開口部、５・
・・・・・第二の絶縁膜、６・・・・・・第一の導電層
、７・・・・・第一の絶縁膜、８・・・・・・第二の導
電層、８ａ・・・・・・第二の開口部、９・・・・・・
第四の絶縁膜、９ａ・・・・・・第三の開口部、１０・
・・・・・第三の導電層。
体記憶装置の製造工程断面図、第２図は従来のフローデ
ィングゲート型の半導体記１ρ装置ｒｔの要部断面図で
ある。 １・・・・・１）１”１ノリニ７ン基板（゛ｔ′導体導
体多板２・・・ツース領域、３・・ トレイン領域、４
・・第の絶縁膜、４ａ・・・・・・第一の開口部、５・
・・・・・第二の絶縁膜、６・・・・・・第一の導電層
、７・・・・・第一の絶縁膜、８・・・・・・第二の導
電層、８ａ・・・・・・第二の開口部、９・・・・・・
第四の絶縁膜、９ａ・・・・・・第三の開口部、１０・
・・・・・第三の導電層。
Claims (2)
- （１）一方導電型の半導体基板の表面に形成された他方
導電型のソース領域およびドレイン領域と、前記半導体
基板上に設けた第一の絶縁膜と、ドレイン領域上の第一
の絶縁膜に形成された開口部に設けたトンネリング媒体
となる第二の絶縁膜と、第一および第二の絶縁膜上に交
互に設けた複数の導電層および絶縁層からなり、偶数番
目の導電層同士、奇数番目の導電層同士を相互に接続し
た半導体記憶装置。 - （２）一方導電型の半導体基板の表面にソース領域およ
びドレイン領域となる他方導電型の拡散層を形成する工
程と、前記半導体基板上に第一の絶縁膜を形成する工程
と、第一の絶縁膜に前記拡散層に達する第一の開口部を
形成する工程と、第一の開口部の前記拡散層上にトンネ
リング媒体となる第二の絶縁膜を形成する工程と、第一
および第二の絶縁膜上に第一の導電層を形成する工程と
、第一の導電層上に第三の絶縁膜を形成する工程と、第
三の絶縁膜上に第二の導電層を形成する工程と、第二の
導電層に第三の絶縁膜に達する第二の開口部を形成する
工程と、第二の導電層上に第四の絶縁膜を形成する工程
と、第二の開口部内に第一の導電層に達する第三の開口
部を形成する工程と、第四の絶縁膜上に第三の開口部に
おいて第一の導電層と電気的に接続された第三の導電層
を形成する工程とを備えた半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2087951A JPH03285359A (ja) | 1990-04-02 | 1990-04-02 | 半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2087951A JPH03285359A (ja) | 1990-04-02 | 1990-04-02 | 半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03285359A true JPH03285359A (ja) | 1991-12-16 |
Family
ID=13929194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2087951A Pending JPH03285359A (ja) | 1990-04-02 | 1990-04-02 | 半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03285359A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5594688A (en) * | 1994-07-08 | 1997-01-14 | Nippon Steel Corporation | Nonvolatile semiconductor memory device and method of producing the same |
| US5739566A (en) * | 1994-11-29 | 1998-04-14 | Nec Corporation | Non-volatile semiconductor memory cell array |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61181168A (ja) * | 1985-02-07 | 1986-08-13 | Nec Corp | 不揮発性半導体記憶装置 |
| JPS63199464A (ja) * | 1987-02-16 | 1988-08-17 | Nippon Denso Co Ltd | 不揮発性半導体記憶装置 |
| JPH0272672A (ja) * | 1988-09-07 | 1990-03-12 | Fujitsu Ltd | 半導体装置およびその製造方法 |
-
1990
- 1990-04-02 JP JP2087951A patent/JPH03285359A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61181168A (ja) * | 1985-02-07 | 1986-08-13 | Nec Corp | 不揮発性半導体記憶装置 |
| JPS63199464A (ja) * | 1987-02-16 | 1988-08-17 | Nippon Denso Co Ltd | 不揮発性半導体記憶装置 |
| JPH0272672A (ja) * | 1988-09-07 | 1990-03-12 | Fujitsu Ltd | 半導体装置およびその製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US5594688A (en) * | 1994-07-08 | 1997-01-14 | Nippon Steel Corporation | Nonvolatile semiconductor memory device and method of producing the same |
| US5686333A (en) * | 1994-07-08 | 1997-11-11 | Nippon Steel Corporation | Nonvolatile semiconductor memory device and method of producing the same |
| US5739566A (en) * | 1994-11-29 | 1998-04-14 | Nec Corporation | Non-volatile semiconductor memory cell array |
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