JPH03280580A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPH03280580A JPH03280580A JP2082439A JP8243990A JPH03280580A JP H03280580 A JPH03280580 A JP H03280580A JP 2082439 A JP2082439 A JP 2082439A JP 8243990 A JP8243990 A JP 8243990A JP H03280580 A JPH03280580 A JP H03280580A
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Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、フローティングゲート型の電界効果トランジ
スタで構成される半導体記憶装置およびその製造方法に
関する。
スタで構成される半導体記憶装置およびその製造方法に
関する。
従来の技術
従来、電気的書き込み消去が可能なＥＥＰＲＯＭ（Ｅｌ
ｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ
ＰｒｏｇｒａｍａｂｌｅＲＯＭ）の一つとして、ト
ンネリング注入により書き込み消去を行うフローティン
グゲート構造の半導体記憶装置がよ（知られている。こ
のフローティングゲート構造の半導体記憶装置は、拡散
層上の薄い絶縁膜を介して電荷のトンネリング注入を行
い、薄い絶ｔ１１ＩＩＩ上のフローティングゲート電極
に電荷を蓄積させ、トランジスタのしきい値電圧を変化
させて情報を記憶させることを原理としている。
ｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ
ＰｒｏｇｒａｍａｂｌｅＲＯＭ）の一つとして、ト
ンネリング注入により書き込み消去を行うフローティン
グゲート構造の半導体記憶装置がよ（知られている。こ
のフローティングゲート構造の半導体記憶装置は、拡散
層上の薄い絶縁膜を介して電荷のトンネリング注入を行
い、薄い絶ｔ１１ＩＩＩ上のフローティングゲート電極
に電荷を蓄積させ、トランジスタのしきい値電圧を変化
させて情報を記憶させることを原理としている。
以下に従来の半導体記憶装置について説明する。
第２図は従来のフローティングゲート型の半導体記憶装
置の要部断面図である。第２図に示すように、Ｐ型シリ
コン基板２１の中にＮ型拡散層からなるソース領域２２
およびドレイン領域２３が形成され、ソース領域２２お
よびドレイン領域２３にまたがって比較的厚い酸化シリ
コン膜２４が形成されるとともに、この酸化シリコン８
Ｉ２４の一部分のみを開孔し、この開孔部にトンネリン
グ媒体となる薄い酸化シリコン膜２５が形成され、酸化
シリコン膜２４および２５の上にフローティングゲート
電極２６．酸化シリコン膜２７およびコントロールゲー
ト電極２８が順次積層された構造となっている。
置の要部断面図である。第２図に示すように、Ｐ型シリ
コン基板２１の中にＮ型拡散層からなるソース領域２２
およびドレイン領域２３が形成され、ソース領域２２お
よびドレイン領域２３にまたがって比較的厚い酸化シリ
コン膜２４が形成されるとともに、この酸化シリコン８
Ｉ２４の一部分のみを開孔し、この開孔部にトンネリン
グ媒体となる薄い酸化シリコン膜２５が形成され、酸化
シリコン膜２４および２５の上にフローティングゲート
電極２６．酸化シリコン膜２７およびコントロールゲー
ト電極２８が順次積層された構造となっている。
従来、第２図のようなフローティングゲート型の半導体
記憶装置を製造する場合、通常Ｐ型シリコン基板２１の
表面上に、Ｎ型拡散層２２，３、酸化シリコン膜２４，
５、フローティングゲート電極２６．酸化シリコン膜２
７．コ〉・トロールゲート電極２８を順次積層していた
。
記憶装置を製造する場合、通常Ｐ型シリコン基板２１の
表面上に、Ｎ型拡散層２２，３、酸化シリコン膜２４，
５、フローティングゲート電極２６．酸化シリコン膜２
７．コ〉・トロールゲート電極２８を順次積層していた
。
発明が解決しようとする課題
しかしながら、上記の従来の構成では、フローティング
ゲート型の半導体記憶装置のコントロールゲート電極２
８と７０−ティングゲート電極２６とは酸化シリコン膜
２７の介在により容量結合されているため、コントロー
ルゲート電極２８による消去および書き込みを効率的か
つ高速に行うためにはコントロールゲート電極２８とフ
ローティングゲート電極２６との間の酸化シリコン膜２
７を薄くするか、コントロールゲート電極２８の面積を
大きくする必要がある。しかし、２つの電極間の酸化シ
リコン８１１２７には書き込みおよび消去時に高い電圧
が印加されるため、信頼性上の問題から膜厚を薄くする
ことはできない。このため、高速な書き込みおよび消去
を行うためにはコントロールゲート電極２８の面積を太
き（する必要があり、メモリセルの面積が大きくなるた
め高集積化が困難であるという課題を有していた。
ゲート型の半導体記憶装置のコントロールゲート電極２
８と７０−ティングゲート電極２６とは酸化シリコン膜
２７の介在により容量結合されているため、コントロー
ルゲート電極２８による消去および書き込みを効率的か
つ高速に行うためにはコントロールゲート電極２８とフ
ローティングゲート電極２６との間の酸化シリコン膜２
７を薄くするか、コントロールゲート電極２８の面積を
大きくする必要がある。しかし、２つの電極間の酸化シ
リコン８１１２７には書き込みおよび消去時に高い電圧
が印加されるため、信頼性上の問題から膜厚を薄くする
ことはできない。このため、高速な書き込みおよび消去
を行うためにはコントロールゲート電極２８の面積を太
き（する必要があり、メモリセルの面積が大きくなるた
め高集積化が困難であるという課題を有していた。
本発明は、上記従来の課題を解決するもので、高速動作
および高集積化を実現するフローティングゲート構造の
半導体記憶装置およびその製造方法を提供することを目
的とする。
および高集積化を実現するフローティングゲート構造の
半導体記憶装置およびその製造方法を提供することを目
的とする。
課題を解決するための手段
この目的を達成するために本発明の半導体記憶装置は、
半導体基板に設けたトレンチの底部に他方導電型のドレ
イン領域を、半導体基板の表面トレンチ近傍に他方導電
型のソースｆＲ域を備え、トレンチ底部のドレイン領域
の一部にトンネリング媒体となる薄い絶縁膜を設けたメ
モリセルトランジスタおよびドレイン領域Ａ域を共通に
した選択トランジスタとからなる構成を有している。
半導体基板に設けたトレンチの底部に他方導電型のドレ
イン領域を、半導体基板の表面トレンチ近傍に他方導電
型のソースｆＲ域を備え、トレンチ底部のドレイン領域
の一部にトンネリング媒体となる薄い絶縁膜を設けたメ
モリセルトランジスタおよびドレイン領域Ａ域を共通に
した選択トランジスタとからなる構成を有している。
作用
この構成によってフローティングゲート電極およびコン
トロールゲート電極の大部分はトレンチの底部および側
壁部に形成されるため、コントロールゲート電極の面積
が従来の平面上に形成されたメモリセルトランジスタの
コントロールゲート電極の面積より大きく取ることがで
き、コントロールゲート電極とフローティングゲート電
極との容量が増大する。また、フローティングゲート電
極およびコントロールゲート電極がトレンチの一方の側
壁部に形成され、かつメモリセルトランジスタを選択す
るための選択トランジスタが他方の側壁部に形成される
ため、メモリセルトランジスタの二次元的な占有面積を
従来の平面型に比べて縮小することができる。したがっ
て、結合容量の増大に伴いコントロールゲート電極にょ
るＩｌｌ Ｉ’ｌｌ効率が向上し、フローティングゲー
トへの書き込みまたは消去の速度が向上する。
トロールゲート電極の大部分はトレンチの底部および側
壁部に形成されるため、コントロールゲート電極の面積
が従来の平面上に形成されたメモリセルトランジスタの
コントロールゲート電極の面積より大きく取ることがで
き、コントロールゲート電極とフローティングゲート電
極との容量が増大する。また、フローティングゲート電
極およびコントロールゲート電極がトレンチの一方の側
壁部に形成され、かつメモリセルトランジスタを選択す
るための選択トランジスタが他方の側壁部に形成される
ため、メモリセルトランジスタの二次元的な占有面積を
従来の平面型に比べて縮小することができる。したがっ
て、結合容量の増大に伴いコントロールゲート電極にょ
るＩｌｌ Ｉ’ｌｌ効率が向上し、フローティングゲー
トへの書き込みまたは消去の速度が向上する。
実施例
以下本発明にかかる半導体記憶装置の一実施例について
、図面を参照しながら説明する。
、図面を参照しながら説明する。
第１図（ａ）〜（ｄ）は本実施例の製造工程順断面図で
ある。図において、１はＰ型半導体基板、２はトレンチ
、３はトレンチ底部、４はドレイン領域、５は酸化シリ
コン膜、６は薄い酸化シリコン膜、７は７０−ティング
ゲート電極、８は選択トランジスタのゲート電極、９は
酸化シリコン膜、１０はコントロールゲート電極、１１
はソース領域である。
ある。図において、１はＰ型半導体基板、２はトレンチ
、３はトレンチ底部、４はドレイン領域、５は酸化シリ
コン膜、６は薄い酸化シリコン膜、７は７０−ティング
ゲート電極、８は選択トランジスタのゲート電極、９は
酸化シリコン膜、１０はコントロールゲート電極、１１
はソース領域である。
以下第１図に沿って本発明の一実施例における半導体記
憶装置の製造方法を説明する。
憶装置の製造方法を説明する。
まず、第１図（ａ）に示すように比抵抗５〜ｌｏΩＣ−
のＰ型シリコン基板１上に幅１．５×長さ１００＃１ｍ
で深さ３μ−のトレンチ２を反応性イオンエツチング（
ＲＩＥ方式）によるドライエツチング技術により形成す
る。このトレンチの底部３およびＰ型シリコン基板ｌの
表面上の所定の位置にフォトリソグラフィー技術により
形成したレジストパターンをマスクとして砒素を注入量
ｌ×１０目／ｃｊ、加速電圧１４０ｋｅＶで注入し、そ
の後９００℃の温度の窒素雰囲気中で３０分間アニール
を行い。
のＰ型シリコン基板１上に幅１．５×長さ１００＃１ｍ
で深さ３μ−のトレンチ２を反応性イオンエツチング（
ＲＩＥ方式）によるドライエツチング技術により形成す
る。このトレンチの底部３およびＰ型シリコン基板ｌの
表面上の所定の位置にフォトリソグラフィー技術により
形成したレジストパターンをマスクとして砒素を注入量
ｌ×１０目／ｃｊ、加速電圧１４０ｋｅＶで注入し、そ
の後９００℃の温度の窒素雰囲気中で３０分間アニール
を行い。
ソース領域１１およびドレイン領域４となる拡散層を形
成する。この時、最終的にソース領域１１となる領域に
も砒素が注入される。次に同図（ｂ）に示すように、９
００Ｙ：の温度の水蒸気雰囲気中でＰ型シリコン基板１
の表面およびトレンチ内部に酸化シリコン８１５を５Ｏ
ｎ−形成する。さらにこの酸化シリコン膜５のトレンチ
底部３の所定の領域に開孔部を形成し、９００℃で２モ
ル％のトリクロロエタンを含む水蒸気雰囲気中でトンネ
リング媒体となる薄い酸化シリコン膜６を形成する。次
に同図（Ｃ）に示すように減圧ＣＶＤ法により燐原子を
３ Ｘ ｌ Ｏ”／ｃｊ含む多結晶シリコン膜を３０Ｏ
ｎ−の厚さに堆積し、フォトリソグラフィー技術により
パターン形成をし、フローティングゲート電極７および
選択トランジスタのゲート電極８を形成する。次に同図
ω）に示すように、１１５０℃の温度の酸素雰囲気中で
ランプ加熱による急速酸化法によりフローティングゲー
ト電極７上に４５ｎ−の酸化シリコン１ＩＩ９を形成し
、減圧ＣＶＤ法により燐原子を３ Ｘ １０”／ ｃｗ
ｔ含んだ多結晶シリコン膜を２００ｎａ＋形成し、フォ
トリソグラフィー技術によりパターン形成を行い、フロ
ーティングゲートを極７の上に酸化シリコン！１ｌｉ９
を介してコントロールゲート電極ｌＯを形成する。その
後、砒素を注入量２ Ｘ １０１５／ｃｊ、加速電圧４
０ｋｅＶでイオン注入し、メモリセルおよび選択トラン
ジスタのソース領域１１を形成する。
成する。この時、最終的にソース領域１１となる領域に
も砒素が注入される。次に同図（ｂ）に示すように、９
００Ｙ：の温度の水蒸気雰囲気中でＰ型シリコン基板１
の表面およびトレンチ内部に酸化シリコン８１５を５Ｏ
ｎ−形成する。さらにこの酸化シリコン膜５のトレンチ
底部３の所定の領域に開孔部を形成し、９００℃で２モ
ル％のトリクロロエタンを含む水蒸気雰囲気中でトンネ
リング媒体となる薄い酸化シリコン膜６を形成する。次
に同図（Ｃ）に示すように減圧ＣＶＤ法により燐原子を
３ Ｘ ｌ Ｏ”／ｃｊ含む多結晶シリコン膜を３０Ｏ
ｎ−の厚さに堆積し、フォトリソグラフィー技術により
パターン形成をし、フローティングゲート電極７および
選択トランジスタのゲート電極８を形成する。次に同図
ω）に示すように、１１５０℃の温度の酸素雰囲気中で
ランプ加熱による急速酸化法によりフローティングゲー
ト電極７上に４５ｎ−の酸化シリコン１ＩＩ９を形成し
、減圧ＣＶＤ法により燐原子を３ Ｘ １０”／ ｃｗ
ｔ含んだ多結晶シリコン膜を２００ｎａ＋形成し、フォ
トリソグラフィー技術によりパターン形成を行い、フロ
ーティングゲートを極７の上に酸化シリコン！１ｌｉ９
を介してコントロールゲート電極ｌＯを形成する。その
後、砒素を注入量２ Ｘ １０１５／ｃｊ、加速電圧４
０ｋｅＶでイオン注入し、メモリセルおよび選択トラン
ジスタのソース領域１１を形成する。
なお、本発明の一実施例における半導体記憶装置の要部
は第１図（ｄ）に示す通り、壁部にフローティングゲー
トを有するメモリセルトランジスタとメモリセルトラン
ジスタを選択する選択トランジスタとが同特に形成され
ており、メモリセルトランジスタと選択トランジスタの
ドレイン領域はトレンチ底部で共通となっている。
は第１図（ｄ）に示す通り、壁部にフローティングゲー
トを有するメモリセルトランジスタとメモリセルトラン
ジスタを選択する選択トランジスタとが同特に形成され
ており、メモリセルトランジスタと選択トランジスタの
ドレイン領域はトレンチ底部で共通となっている。
発明の効果
以上のように、本発明によれば、メモリセルトランジス
タの占有面積を小さ（するとともにコントロールゲート
電極とフローティングゲート電極との間の結合容量を増
大させることができ、高栗積化、大容量化および高速化
を可能にする優れた半導体記憶装置およびその製造方法
を実現するものである。
タの占有面積を小さ（するとともにコントロールゲート
電極とフローティングゲート電極との間の結合容量を増
大させることができ、高栗積化、大容量化および高速化
を可能にする優れた半導体記憶装置およびその製造方法
を実現するものである。
第１図（ａ）〜（ｄ）は本発明の一実施例における半導
体記憶装置の製造工程順断面図、第２図は従来の半導体
記憶装置の要部断面図である。 １・・・・・・Ｐ型半導体基板（半導体基板）、２・・
・・・・トレンチ、３・・・・・・トレンチ底部、４・
・・・・・ドレイン領域（第１の拡散領域）、５・・・
・・・酸化シリコン膜（第１の絶縁膜）、６・・・・・
・薄い酸化シリコン膜（第２の給１１．７・・・・・・
）ａ−ティングゲート電極（第１のゲート電極）、８・
・・内選択トランジスタのゲート電極（第３のゲート電
極）、９・旧・・酸化シリコンＩＩ（第３の絶縁膜）、
１ｏ・・・・・・コントロールゲート電極（第２のゲー
ト電極）、１１・・・・・・ソースミＲ域（第２の拡散
領域）。
体記憶装置の製造工程順断面図、第２図は従来の半導体
記憶装置の要部断面図である。 １・・・・・・Ｐ型半導体基板（半導体基板）、２・・
・・・・トレンチ、３・・・・・・トレンチ底部、４・
・・・・・ドレイン領域（第１の拡散領域）、５・・・
・・・酸化シリコン膜（第１の絶縁膜）、６・・・・・
・薄い酸化シリコン膜（第２の給１１．７・・・・・・
）ａ−ティングゲート電極（第１のゲート電極）、８・
・・内選択トランジスタのゲート電極（第３のゲート電
極）、９・旧・・酸化シリコンＩＩ（第３の絶縁膜）、
１ｏ・・・・・・コントロールゲート電極（第２のゲー
ト電極）、１１・・・・・・ソースミＲ域（第２の拡散
領域）。
Claims (2)
- （１）一方導電型の半導体基板に設けたトレンチと、そ
のトレンチの底部に設けた他方導電型の第１の拡散領域
と、半導体基板上でトレンチの両側に近接して設けた他
方導電型の第２の拡散領域と、半導体基板の表面および
トレンチの側壁部と底部を覆って設けた第１の絶縁膜と
、第１の拡散領域上で第１の絶縁膜に形成された開口部
に設けた薄い第２の絶縁膜と、開口部上を含みトレンチ
の一方の側壁部に設けた第１のゲート電極と、第１のゲ
ート電極上に第３の絶縁膜を介して設けた第２のゲート
電極と、トレンチの他方の側壁部に第１の絶縁膜を介し
て設けた第３のゲート電極とを備えた半導体記憶装置。 - （２）一方導電型の半導体基板にトレンチを形成する工
程と、他方導電型の第１の拡散領域をトレンチの底部に
、他方導電型の第２の拡散領域を半導体基板上のトレン
チに近接した領域にそれぞれ形成する工程と、半導体基
板の表面とトレンチの側壁部とを覆う第１の絶縁膜を形
成する工程と、第１の拡散領域上の第１の絶縁膜の開口
部を設けその開口部に薄い第２の絶縁膜を形成する工程
と、開口部上を含みトレンチの一方の側壁部から半導体
基板の表面に第１のゲート電極を、トレンチの他方の側
壁部から半導体基板の表面にかけて第２のゲート電極を
それぞれ形成する工程と、第１のゲート電極上に第３の
絶縁膜を介して第２のゲート電極を形成する工程とを備
えた半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2082439A JPH03280580A (ja) | 1990-03-29 | 1990-03-29 | 半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2082439A JPH03280580A (ja) | 1990-03-29 | 1990-03-29 | 半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03280580A true JPH03280580A (ja) | 1991-12-11 |
Family
ID=13774575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2082439A Pending JPH03280580A (ja) | 1990-03-29 | 1990-03-29 | 半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03280580A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5486714A (en) * | 1994-07-18 | 1996-01-23 | United Microelectronics Corporation | Trench EEPROM with tunnel oxide in trench |
| US5606521A (en) * | 1995-06-28 | 1997-02-25 | Philips Electronics North America Corp. | Electrically erasable and programmable read only memory with non-uniform dielectric thickness |
| US6541815B1 (en) * | 2001-10-11 | 2003-04-01 | International Business Machines Corporation | High-density dual-cell flash memory structure |
| WO2002073698A3 (en) * | 2001-03-08 | 2003-06-19 | Micron Technology Inc | A 2f2 memory device system and method |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03185764A (ja) * | 1989-12-14 | 1991-08-13 | Nec Corp | Ｍｏｓ型不揮発性半導体記憶装置 |
-
1990
- 1990-03-29 JP JP2082439A patent/JPH03280580A/ja active Pending
Patent Citations (1)
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| JPH03185764A (ja) * | 1989-12-14 | 1991-08-13 | Nec Corp | Ｍｏｓ型不揮発性半導体記憶装置 |
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