JPH03286494A

JPH03286494A - 半導体記憶装置

Info

Publication number: JPH03286494A
Application number: JP2231647A
Authority: JP
Inventors: Daisuke Azuma; 東　大祐
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1990-03-30
Filing date: 1990-08-31
Publication date: 1991-12-17

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は半導体記憶装置に関し、特に、メモリセルの記
憶データを初期化する機能を有する半導体記憶装置に関
する。

［従来の技術］現在、ＲＡＭ　（ランダムアクセスメモリ）等の半導体
記憶装置は、種々の半導体集積回路に１チツプ化されて
組込まれたり、あるいは、単体としても種々の分野で用
いられている。このような半導体記憶装置は、その用途
によっては、電源投入時（使用開始時）に、実際の使用
に際してメモリアレイの記憶データパターンを予め定め
られたものに設定される（初期化される）必要がある場
合がある。そのような半導体記憶装置の一例としては、
キャッシュメモリやマツチングメモリ等がある。キャッ
シュメモリは、主記憶装置の記憶内容を転送記憶するた
めに用いられる非常に高速に動作するメモリである。ま
た、マツチングメモリは、識別子を必要とするデータフ
ロープロセッサ等の計算機システムにおいて、この識別
子を記憶し、この識別子に従って種々のデータ処理を行
なうようなメモリである。このような“データの初期化
”が必要な半導体記憶装置では、メモリアレイ内のすべ
てのメモリセルあるいは、一部のメモリセル（たとえば
キャッシュメモリの場合には、識別子が記憶されるアド
レスのメモリセル）の記憶データか、この初期化によっ
て論理値“１”にセットまたは論理値“０”にリセット
される。

第１４図は、このような初期化を実行する機能を備えた
従来のＳＲＡＭ（スタティックランダムアクセスメモリ
）の全体構成の一例を示す概略ブロック図である。第１
４図を参照して、このＳＲＡＭは、入力データを記憶す
るメモリセルが行および列方向にマトリクス状に配され
る、複数のブロックからなるメモリアレイ１ｂと、入力
データおよび出力データを受けるデータ入出力端子ＴＤ
と、メモリアレイ１ａ内のブロックにおけるいずれかの
行を選択するロウアドレス信号を外部から受けるロウア
ドレス入力端子Ａｒと、メモリアレイ１ｂ内のブロック
におけるいずれかの列を選択するコラムアドレス信号を
外部から受けるコラムアドレス入力端子Ａｃと、メモリ
アレイ１ｂ内のいずれかのブロックを選択するブロック
アドレス選択信号を外部から受けるブロックアドレス入
力端子Ａｂとを含む。

第１５図は、メモリアレイ１ｂの内部構成を示す回路図
である。第９図には、任意のブロックにおける１つのメ
モリセル列が代表的に示される。

第１５図を参照して、メモリセルＭＣは、対を構成する
２本のビット線ＢＩＴおよびＢＩＴ間に接続される。

メモリセルＭＣは、逆並列に接続された２つのインバー
タＩＮＶＩおよびＩＮＶ２と、このインバータＩＮＶ２
の入力端とビット線ＢＩＴとの間に接続されるＮチャン
ネルＭＯＳトランジスタＴＲ１および、インバータＩＮ
ＶＩの入力端と他方ノヒット線ＢＩＴとの間に接続され
るＮチャネルＭＯ３）ランジスタＴＲ２とを含む。トラ
ンジスタＴＲ１およびＴＲ２のゲートはともに同一のワ
ード線ＷＬに接続される。ワード線ＷＬは、第８図にお
いてロウデコーダ３に接続され、ビット線対ＢＩＴ、Ｂ
ＩＴは第８図において１１０回路６に接続される。

１１０回路６は、メモリアレイ１ｂから読出されたデー
タをメモリアレイｌｂから出力バッファ９に伝送するた
めの経路および、メモリアレイ１ｂに書込まれるデータ
を入力データコントロール回路１０からメモリアレイ１
ｂに転送するための経路を形成する。なお、前者の経路
にはメモリアレイｌｂから読出されたデータを増幅する
センスアンプが含まれる。

データ書込時には、ロウアドレス入力端子Ａｒに与えら
れるロウアドレス信号はロウアドレスバッファ２によっ
て取込まれる。

次に、ロウデコーダ３がロウアドレスバッファ２によっ
て取込まれたロウアドレス信号をデコードして、このロ
ウアドレス信号か指示するロウアドレスに対応する１行
のメモリセルを選択的にデータ書込／読出可能状態にす
る。

すなわち、ロウデコーダ３が、ロウアドレス信号が指示
するメモリセル行に対応するワード線ＷＬ（第１５図参
照）に“Ｈ”レベルの電圧を与える。これによって、“
Ｈ″レベルたワード線ＷＬに接続されるすべてのメモリ
セルにおいて、トランジスタＴＲＩおよびＴＲ２がＯＮ
状態となり、前記すべてのメモリセルが対応するビット
線対ＢＩＴ、ＢＩＴに電気的に接続される。

同時に、ブロックアドレス入力端子Ａｂに人力されるブ
ロックアドレス信号がブロックアドレスバッファ７によ
って取込まれる。次に、ブロックデコーダ８か、ブロッ
クアドレスバッファ７によって取込まれたブロックアド
レス信号をデコードして、１１０回路６において、取込
まれたブロックアドレス信号が指示する１つのブロック
に対応するすべてのビット線対を選択する。つまり、ブ
ロックデコーダ８はメモリアレイ１ａ内のブロックのう
ちから１つのブロックを選択する。

同様に、コラムアドレス入力端子Ａｃに与えられるコラ
ムアドレス信号はコラムアドレスバッファ４によって取
込まれる。次に、コラムデコーダ５かコラムアドレスバ
ッファ４によって取込まれたコラムアドレス信号をデコ
ードして、ブロックデコーダ８によって選択されたブロ
ックのメモリセルのうち、このコラムアドレス信号が指
示するコラムアドレスに対応する１列のメモリセルへの
データ伝達のみを選択的に可能にする。すなわち、コラ
ムデコーダ５は、１１０回路６に接続される前記選択さ
れたブロックのビット線対ＢＩＴ、ＢＩＴのうち、コラ
ムアドレス信号が指示する列に対応するビット線対のみ
を、１１０回路６において選択的に入力データコントロ
ール回路１０に電気的に接続する。つまり、コラムデコ
ーダ５は、メモリアレイ１ｂ内のビット線対のうちから
１対を選択する。

一方、データ書込時には、入力バッファ１１が、データ
入出力端子Ｔ。に与えられたデータの各ビットの信号を
、取込み入力データコントロール回路１０に入力する。

入力データコントール回路１０は、“初期化”のための
データ書込時ではない通常のデータ書込時においては、
入力バッファ１１から与えられるデータを１１０回路６
に与える。

しかし、前述したように、１１０回路６においては入力
データコントロール回路１０に、コラムデコーダ５によ
って選択されたメモリセル列に対応するビット線対のみ
が電気的に接続される。したかって、１１０回路６は、
入力データコントロール回路１０から与えられたデータ
を相補的なレベルの電圧信号として、第１５図のビット
線対ＢＩＴ、ＢＩＴに各々与える。具体的には、メモリ
アレイ１ｂにおいて、ロウデコーダ３によって“Ｈ”レ
ベルの電位を付与された１本のワード線（選択されたワ
ード線）ＷＬにゲートを接続されるすべてのトランジス
タＴＲＩおよびＴＲ２がＯＮ状態となる。一方、１１０
回路６は、入力データコントロール回路１０から与えら
れるデータに対応する論理値の電位およびその反転電位
を、コラムデコーダ５によって選択されたビット線対を
構成する２本のビット線ＢＩＴおよびＢＩＴに各々与え
る。このため、第１５図を参照して、コラムデコーダ５
によって選択された列と、ロウデコーダ３によって選択
された行の交点に配されるメモリセルにおいて、対応す
るビット線の一方ＢＩＴに与えられた電位がトランジス
タＴＲ２を介してインバータＩＮＶＩに入力される。イ
ンバータＩＮＶ１はこの電位を反転してインバータＩＮ
Ｖ２に出力する。一方、インバータＩＮＶ２には、他方
のビット線ＢＩＴからトランジスタＴＲＩを介して、イ
ンバータＩＮＶＩの入力電位とは逆レベルの電位が付与
される。したがって、このメモリセルにおいて、インバ
ータＩＮＶＩおよびＩＮＶ２の接続点は、ビット線ＢＩ
Ｔに与えられた、入力データとは逆の論理値に対応する
電位および、ビ・ソト線ＢＩＴに与えられた入力データ
に対応する電位に確定される。つまり、入力データがこ
のメモリセルに書込まれる。その後、ロウデコーダ３は
このメモリセルに対応するワード線ＷＬの電位を“Ｌ”
に立下げる。これによって、このメモリセルを含む、選
択されたワード線ＷＬに接続されるすべてのメモリセル
において、トランジスタＴＲ１およびＴＲ２がＯＦＦ状
態となる。しかし、インバータＩＮＶＩの出力およびＩ
ＮＶ２の出力は各々、互いの入力にフィードバックされ
るため、インバータＩＮＶＩおよびＩＮＶ２の接続点の
電位は、データ書込時のレベルに保持される。つまり、
このメモリセルに書込データが記憶される。

以下、インバータＩＮＶＩおよびＩＮＶ２の接続点のよ
うに、データに応じた電位か保持されるノードを記憶ノ
ードと呼ぶ。

このようにして、メモリアレイ１ｂ内のブロックのうち
ブロックアドレス信号が指示するブロックにおいて、コ
ラムアドレス信号によって指示された列とロウアドレス
信号によって指示された行との交点に配されたメモリセ
ルにデータ入出力端子Ｔ。から入力されたデータが書込
まれ記憶される。

第１６図は第１４図におけるメモリアレイ１ｂに含まれ
るメモリセルの各々の構成をさらに詳細に示す回路図で
ある。第１６図を参照して、第１５図に示されるメモリ
セルを含む、メモリアレイ１ｂ内のメモリセルＭＣの各
々は、前述のトランジスタＴＲＩおよびＴＲ２と、２つ
のＰチャネルＭＯＳトランジスタ２１０および２２０な
らびに２つのＮチャネルＭＯＳトランジスタ２３０およ
び２４０とを含む。トランジスタ２１０および２３０は
、電源Ｖｃｃと接地ＧＮＤとの間に直列に接続されて、
インバータＩＮＶＩを構成する。トランジスタ２１０お
よび２３０の接続点ｎ１がこのインバータＩＮＶＩの出
力端である。一方、トランジスタ２２０および２４０も
電源■。０と接地ＧＮＤとの間に直列に接続されてイン
バータＩＮＶ２を構成する。トランジスタ２２０および
２４０の接続点ｎ２がこのインバータＩＮＶ２の出力端
である。トランジスタ２１０のゲートとトランジスタ２
３０のゲートとは互いに接続される。

トランジスタ２１０および２３０のゲート接続点はイン
バータＩＮＶＩの入力端としてインバータＩＮＶ２の出
、刃端ｎ２に接続される。一方、トランジスタ２２０の
ゲートとトランジスタ２４０ゲートとも互いに接続され
る。トランジスタ２２０および２４０のゲート接続点は
インバータＩＮＶ２の入力端としてインバータＩＮＶＩ
の出力端ｎ１に接続される。

データ続出時には、ロウアドレスバッファ２およびロウ
デコーダ３と、コラムアドレスバッファ４およびコラム
デコーダ５と、ブロックアドレスバッファ７およびブロ
ックデコーダ８とがデータ書込時と同様に動作して、メ
モリアレイ１ｂ内のメモリセルのうち、ブロックアドレ
ス信号、コラムアドレス信号およびロウアドレス信号に
よって選択されたメモリセルのみがデータ書込／読出可
能状態となる。

つまり、第１５図を参照して、ブロックデコーダ８によ
って選択されたブロックにおいて、ロウデコーダ３によ
って“Ｈ”レベルの電位を付与されたワード線ＷＬに対
応し、かつ、コラムデコーダ５によって選択されたビッ
ト線対に対応する１つのメモリセルにおいて、トランジ
スタＴＲＩおよびＴＲ２がＯＮ状態となるとともに、対
応するビット線対ＢＩＴ、ＢＩＴが１１０回路６を介し
て出力バッファ９に電気的に接続される。トランジスタ
ＴＲＩおよびＴＲ２がＯＮ状態となることによって、記
憶ノードであるインバータＩＮＶＩおよびＩＮＶ２の接
続点の電位によって、前記対応するビット線対ＢＩＴ、
ＢＩＴの電位が変化する。つまり、選択されたメモリセ
ルの記憶データが対応するビット線対に読出される。こ
のビット線対ＢＩＴ、ＢＩＴの電位変化は、■／○７０
回路６ンスアンプによって感知・増幅されて、前記記憶
データに対応する電位に変換された後、出力バッファ９
に与えられる。出力バッファ９は、この記憶データに対
応する電位をデータ入出力端子ＴＤに読出データとして
導出する。

実際には、データ書込時およびデータ読出時にこのＳＲ
ＡＭが前述のように動作するよう、ロウアドレスバッフ
ァ２．コラムアドレスバッファ４゜ブロックアドレスバ
ッファ７、出力バッファ９゜および入カッＦツファ１１
の動作タイミングがチップおよび入出力制御回路１３に
よって制御される。

この制御回路１３は、チップイネーブル端子ＣＥに外部
より与えられるチップイネーブル信号。

書込イネーブル端子ＷＥに外部より与えられる書込イネ
ーブル信号、および出力イネーブル端子ＯＥに外部より
与えられる出力イネーブル信号に基づいてこの制御を行
なう。チップイネーブル信号は、このＳＲＡＭが搭載さ
れた装置において現在どのチップが動作すべきかを選択
するものであり、このＳＲＡＭチップが動作すべきとき
には、このチップセレクト信号が“Ｌ”レベルとなる。

書込イネーブル信号は、このメモリが現在データ書込モ
ードにあるかべき否かを示すものであり、データ書込モ
ードにあるべきときには、“Ｌ”レベルとなる。出力イ
ネーブル信号は、現在このメモリから読出データが出力
されるべきか否かを示すものであり、読出データが出力
されるべきときには“Ｌ″　レベルとなる。

チップイネーブル信号が“Ｌ”レベルである、このＳＲ
ＡＭチップが動作すべき期間には、制御回路１３はロウ
アドレスバッファ２．コラムアドレスバッファ４．ブロ
ックアドレスバッファ７の動作を能動化する。また、書
込イネーブル信号が“Ｌ”レベルである、このメモリに
データ書込みが行なわれるべき期間には、制御回路↓３
は入出力端子ＴＤに与えられたデータがＳＲＡＭ内に取
込まれるように、入力バッファ１１の動作を能動化する
。また、出力イネーブル信号が“Ｌ”レベルにあり、読
出データが出力されるべき期間には、制御回路１３はメ
モリアレイ１ｂからの続出データが外部に出力されるよ
うに、出力バッファ９の動作を能動化する。

以上のこのＳＲＡＭの動作は、初期化機能を有さない通
常のＳＲＡＭの場合と同様である。

しかし、このＳＲＡＭでは、上述のような通常のＳＲＡ
Ｍに備えられる機能部に加えて、初期化データコントロ
ール回路１２．クロック生成回路１４、および初期化ア
ドレス生成回路１５が付加される。

初期化アドレス生成回路１５は、予め定められた初期化
すべきメモリセルのアドレスに対応するブロックアドレ
ス、ロウアドレス、およびコラムアドレスを各々示すブ
ロックアドレス信号、ロウアドレス信号、およびコラム
アドレス信号を生成して、これらを各々ブロックデコー
ダ８．コラムデコーダ５．およびロウデコーダ３に与え
る。

初期化データコントロール回路１２は、前記初期化すべ
きメモリセルに、初期時に与えるべき予め定められたデ
ータ（初期化データ）を作成して入力データコントロー
ル回路１０に与える。

クロック生成回路１４は、初期化信号入力端子Ｔ１に外
部から与えられる初期化のための制御信号（初期化信号
）に基づいて、初期化アドレス生成回路１５における、
ブロックアドレス信号、ロウアドレス信号、およびコラ
ムアドレス信号の発生のためのクロック信号および、初
期化データコントロール回路工２における、初期化デー
タの発生のためのクロック信号を生成する。

電源投入時には、初期化信号入力端子Ｔ、に初期化信号
が付与される。この初期化信号に応答して、クロック生
成回路１４が前述のクロ・ｙり信号を生成する。次に、
このクロック信号に基づいて初期化データコントロール
回路１２および初期化アドレス生成回路１５が前述のよ
うに動作する。

このような初期化時には、外部からの入力データを取込
む入力バッファ１１はまだ制御回路１３によって不能化
されており、通常の書込データは入力データコントロー
ル回路１０に入力されず、入力データコントロール回路
１０は初期化データコントロール回路１２から与えられ
るデータを書込データとして１１０回路６に与える。同
様に、このときロウアドレスバッファ２．コラムアドレ
スバッファ４．およびブロックアドレスバッファ７はま
だ制御回路１３によって不能化されており、ロウデコー
ダ３．コラムデコーダ５．およびブロックデコーダ８に
は外部から入力されるアドレス信号は与えられない。し
たがって初期化時にはロウデコーダ３．コラムデコーダ
５．およびブロワ、クデコーダ８は各々初期化アドレス
生成回路１５から与えられるロウアドレス信号、コラム
アドレス信号、およびブロックアドレス信号のみを受け
てこれをデコードする。したがって、この場合には、メ
モリアレイ１ｂにおいて、初期化されるべきメモリセル
が１アドレスずつ順次選択されて、初期化データコント
ロール回路１２によって生成された初期化データを書込
まれる。

なお、初期化データコントロール回路１２および初期化
アドレス生成回路１５には直接必要なりロックが入力さ
れてもよい。

このように、この半導体記憶装置では、電源投入時に、
装置内部に特別に設けられた初期化のための回路によっ
て、すなわち、ハード的に所定のメモリセルの記憶デー
タが初期化される。初期化データコントロール回路１２
．クロック生成回路１４、および初期化アドレス生成回
路１５の初期化のための回路は、予めこの半導体記憶装
置に組込まれるものである。このため、初期化のために
生成されるアドレス信号は、単一である。したがって、
初期化のたびに、異なるアドレスのメモリセルを初期化
したり、異なるデータを初期化データとすることはでき
ない。そこで、一般には、このような不規則な初期化を
行なう場合には、ノ＼−ド的な初期化ではなくソフト的
な初期化が行なわれる。

ソフト的な初期化とは、たとえば半導体記憶装置を用い
て構成しているシステムにおいてプログラム等のソフト
により初期化を実行することである。具体的には、アド
レスやデータを発生させる初期化のためのプログラムを
システムに与えておき、このプログラムをシステムが実
行することにより、システム自身が初期化すべきアドレ
スおよび初期化データを半導体記憶装置外部で発生して
半導体記憶装置に与える。そして、半導体記憶装置が通
常のデータ書込時と同様に動作して、前記発生されたア
ドレスに前記発生されたデータを書込んでいく。このよ
うな初期化では、半導体記憶装置内部に先に示したよう
な初期化のための回路は一切必要でない。つまり、半導
体記憶装置は、初期化のためのデータ書込みおよび通常
のデータ書込みのいずれに際しても、与えられたアドレ
スに対して与えられたデータを書込むという動作を区別
なく実行する。もちろん、この場合には、システムに、
半導体記憶装置を書込モードにするためのモード設定命
令や、半導体記憶装置に適宜与えるべき書込アドレスお
よび書込データをプログラム等に記述する必要がある。

さて、ハード的な初期化を行なう場合、初期化すべきデ
ータビットがアドレスにかかわらず固定されており、か
つ、記憶データを初期化すべきメモリセルのアドレスが
、たとえばメモリアレイにおける全アドレス、全偶数ア
ドレス、全奇数アドレス、０番地から所定の番地までの
連続したアドレス等の規則的なものであり、書込むべき
初期化データもアドレスごとに同一であるなど規則的で
ある場合には、第１４図における初期化データコントロ
ール回路１２．クロック生成回路１４．オよび初期化ア
ドレス生成回路１５は比較的単純な構成の回路で実現す
ることができる。しかし、初期化されるデータビット、
初期化されるべきアドレス、書込まれるべき初期化デー
タ等が不規則なものである場合には、これら初期化のた
めの回路は複雑なものとなる。たとえば、初期化アドレ
ス生成回路１５は、一般に、クロック生成回路１４から
のクロックをカウントすることによってアドレス信号を
生成する回路であり、このカウントを行なうためのカウ
ンタを含む。生成すべきアドレスが不規則であると、こ
のカウンタの計数動作に対して複雑な制御を行なう必要
がある。このため、初期化すべきアドレスが複雑となる
と初期化アドレス生成回路１５の構成は複雑なものとな
る。したがって、複雑な初期化を実行するには、初期化
のための回路が膨大となり、これらを半導体記憶装置内
部に設け、ることが不可能となる場合がある。

このため、そのような場合にはこれらの回路部を半導体
記憶装置とは別に特別に構成する必要が生じる。そこで
、複雑な初期化は一般には前述のソフト的な初期化によ
って実行される。

［発明が解決しようとする課題］以上のように、従来、半導体記憶装置の記憶データを初
期化する方法にはハード的に実行する方法とソフト的に
実行する方法とがあった。

前者の方法が用いられる場合、初期化に要する時間は半
導体記憶装置内部に設けられた初期化のための回路（第
１４図における初期化データコントロール回路１２．ク
ロック生成回路１４．および初期化アドレス生成回路１
５）によるアドレスおよびデータの生成時間および、生
成されたすべてのアドレスに生成されたデータがすべて
書込まれるのに要する時間に依存する。後者の方法が用
いられる場合、初期化に要する時間は、その半導体記憶
装置が搭載されたシステムが初期化のためのプログラム
を実行するのに要する時間に依存する。しかしながら、
このいずれの場合にも、初期化データの書込みは、半導
体記憶装置の通常の書込動作によって行なわれる。

ＳＲＡＭ等の半導体記憶装置では、データ書込時には前
述のように、データ書込みが行なわれるべきアドレスが
１つずつ順次選択され、この選択されたアドレスに、対
応する入力データが書込まれる。したがって、複数のア
ドレスに同時にデータを書込むことができない。このた
め、初期化すべきメモリセルの数が増加するほど、スナ
ワチ、初期化すべきアドレスおよびデータビットの数が
増加するほど、初期化データの書込みに要する時間が増
大する。したがって、初期化に要する時間が増大する。

近年、半導体記憶装置は大容量化が進んでおり、これに
伴い初期化すべきメモリセルの数も増大しつつある。し
たがって、このような従来の初期化方法によれば、初期
化時間が長くなり結果的に半導体記憶装置の動作速度、
ひいてはこれが搭載されたシステムの動作速度が劣化す
るという問題が生じる。

また、前述したように半導体記憶装置の記憶データをハ
ード的に初期化する場合には、複雑な初期化を実行しよ
うとすると、多大な付加回路が必要となるという問題が
ある。このような付加回路の増大はそれによる消費電力
の増大、チップ面積の増大などを生じさせ、半導体集積
回路装置の低消費電力化および微小化という観点から好
ましくない。このような複雑な初期化をソフト的に行な
う場合には、そのためのプログラムが複雑なものとなる
ため、プログラムサイズの増大によってその実行時間も
増大する。この結果初期化時間も長くなる。

それゆえに本発明の目的は、上記のような問題点を解決
し、初期化すべきアドレスや初期化データ等が不規則な
場合でも、初期化のための付加回路を著しく増大させる
ことなく、所定のメモリセルを所定のデータに高速にか
つ正確に初期化することができる半導体記憶装置を提供
することである。

［課題を解決するための手段］上記のような目的を達成するために本発明に係る半導体
記憶装置は、記憶データの初期化が可能であり、各々が
、記憶データに対応する電位に保持されるべき記憶ノー
ドを有する複数のメモリセルと、予め定められる初期化
データに対応して複数のメモリセルのうちの所定のメモ
リセルの各々に設けられて、所定のメモリセルの記憶ノ
ードを初期化データに対応する電位に強制する電位強制
手段と、電源投入に応答して電位強制手段をすべて能動
化する手段とを備える。

［作用］本発明に係る半導体記憶装置は上記のように構成される
ため、この半導体記憶装置に電源が投入されると、所定
のメモリセルの各々の記憶ノートが一斉に、対応する電
位強制手段によって初期化データに対応する電位に強制
される。つまり、所定のメモリセルの記憶データが電源
投入に応答して同時に初期化される。

［実施例］第１図は本発明の一実施例のＳＲＡＭにおけるメモリア
レイの部分回路図であり、第７図は本実施例のＳＲＡＭ
の全体構成を示す概略ブロック図である。このＳＲＡＭ
では、初期化されるべきメモリセルおよび初期化時にこ
れらに書込まれるべき初期化データは、初期化のたびに
異なるものではなく、予め定められたものに固定されて
いるものとする。

第１２図を参照して、このＳＲＡＭの全体構成は、従来
の一般的なＳＲＡＭと同様の構成、すなわち、第１４図
に示されるＳＲＡＭから、ハード的な初期化を行なうた
めの回路部（初期化データコントロール回路１２．クロ
ック生成回路１４゜および初期化アドレス生成回路１５
）が除去された構成を有する。第１２図に示される機能
ブロックの動作は「従来の技術」において説明されたと
おりである。

しかしながら、このＳＲＡＭでは、従来と異なり、この
ＳＲＡＭまたは、このＳＲＡＭが搭載されたシステムに
対して、ＳＲＡＭの記憶データの初期化とは別のリセッ
ト（ハードリセット）を行なうためのリセット信号（以
下、マスクリセット信号と呼ぶ。）ＭＲがメモリアレイ
１ａに入力される。マスクリセット信号ＭＲは、電源投
入に応答してシステム内部やＳＲＡＭ内部で発生される
、あるいは外部から入力されるワンショットパルスであ
る。このワンショットパルスは、システム内の回路の所
定の部分の電位を使用開始に際しであるべき所定の電位
に強制する。本実施例では、このマスタリセット信号Ｍ
Ｒは、ＳＲＡＭ内部において発生されるものとする。

第１２図において、リセット信号発生回路１６は、たと
えば、内部リセットのためのいわゆるパワー・オン・リ
セット信号を作成する、従来より多くの半導体記憶装置
に設けられている回路である。リセット信号発生回路１
６は電源Ｖ。０に接続され、この電源Ｖ。０の電位の立
上がりに応答して所定の短期間“Ｈ”　レベルの信号を
マスクリセット信号ＭＲとして発生する。

第１３図は、マスクリセット信号ＭＲおよびその反転信
号ＭＲの波形を示す図である。マスクリセット信号ＭＲ
は、第１３図（ａ）に示されるように、電源投入に応答
して“Ｈ”レベルに立上った後、一定期間後にＬ”レベ
ルに立下がり、以後“Ｌ”レベルに保持される。したが
って、このマスクリセット信号ＭＲの反転信号ＭＲは、
第１３図（ｂ）に示されるように、電源投入に応答して
“Ｌ”レベルに立下がった後、前記一定期間後に“Ｈ”
　レベルに立上る。そして、以後この反転信号Ｍ　Ｒは
“Ｈ”レベルに保持される。

次に、メモリアレイ１ａの内部構成について構成する。

第１図には、このメモリアレイ１ａの内部構成が、１つ
のメモリセル列について代表的に示される。

第１図を参照して、このＳＲＡＭにおいても従来と同様
に、１列のメモリセルは同じビット線対を構成する２本
のビット線ＢＩＴおよびＢＩＴ間に接続される。また、
各行のメモリセルは対応する］−本のワード線ＷＬに接
続される。

しかし、記憶データを論理値“０”に初期化されるべき
メモリセルＭＣＩおよびＭＣ２の各々は、従来と異なり
、書込まれたデータを保持するためのラッチ回路を構成
する２つのインバータＩＮＶｌおよびＩＮＶ２ならびに
、対応するビット線対に記憶データを読出し、かつ、前
記対応するビット線対に与えられたデータを前記ラッチ
回路に伝達するためのトランスファゲートであるＮチャ
ネルＭＯＳトランジスタＴＲＩおよびＴＲ２に加えて、
初期化のためのＮチャネルＭＯ８）ランジスタ（以下、
初期化トランジスタと呼ぶ。）ＴＲ３およびＴＲ４を含
む。

前記トランジスタＴＲ３は、前記ラッチ回路を構成する
一方のインバータＩＮＶ２の入力端と電源■。０との間
に設けられ、前記トランジスタＴＲ４は他方のインバー
タＩＮＶＩの入力端と接地ＧＮＤとの間に設けられる。

このトランジスタＴＲ３およびＴＲ４のゲートには前述
のマスタリセット信号ＭＲか第７図におけるリセット信
号発生回路１６から入力される。マスクリセット信号Ｍ
ＲがトランジスタＴＲ３およびＴＲ４のゲートに付与さ
れると、メモリセルＭＣＩおよびＭＣ２の各々において
トランジスタＴＲ３およびＴＲ４がＯＮ状態となる。ト
ランジスタＴＲ４およびＴＲ３か導通ずることにより、
接地ＧＮＤの低電位によってインバータＩＮＶＩの入力
端に電圧降下が生じ、かつ、電源Ｖｃｏの高電位によっ
てインバータＩＮＶ２の入力端に電圧上昇が各々生じる
。

この結果、インバータＩＮＶＩの入力端の電位がインバ
ータ、ＩＮＶＩの入力反転電圧を越え、インバータ２Ｎ
Ｖ１はインバータＩＮＶ２の入力端に“Ｈ”レベルの電
位を与える。同様に、インバータＩＮＶ２の入力端の電
位がインバータＩＮＶ２の人力反転電圧を越え、インバ
ータＩＮＶ２は、インバータＩＮＶＩの入力端に“Ｌ”
レベルの電位を与える。これによって、インバータＩＮ
ＶＩの出力端およびインバータＩ　Ｎ’Ｖ　２の出力端
の電位は各々“Ｈ″レベルＬ”レベルに確定される。

なお、電源投入時には第１２図のロウアドレスバッファ
２．コラムアドレスバッファ４．およびブロックアドレ
スバッファ７の動作が不能化されているため、メモリア
レイ１ａにおいてはいずれのワード線ＷＬおよびビット
線対も選択されない。

したがって、いずれのメモリセルにおいても、トランス
ファゲートＴＲＩおよびＴＲ２かＯＦＦ状態であるから
、第１図のメモリセルＭＣＩおよびＭＣ２においては、
インバータＩＮＶＩおよび■ＮＶ２の接続点の電位はＯ
Ｎ状態にあるトランジスタＴＲ３およびＴＲ４によって
伝達される電位のみによって決定される。

マスクリセット信号ＭＲはワンショットパルスであるか
ら、所定の短時間だけ“Ｈ”レベルとなった後“Ｌ″レ
ベル戻これに応答して、トランジスタＴＲ３およびＴＲ
４はＯＦＦ状態となり、インバータＩＮＶＩおよびＩＮ
Ｖ２は電源■ＣＣおよび接地ＧＮＤと電気的に遮断され
る。しかし、インバータＩＮＶＩおよびＩＮＶ２はラッ
子回路を形成しているため、これらの接続点、すなわち
、記憶ノードｎ１およびｎ２の電位は、マスクリセット
信号ＭＲが“Ｈ”レベルである期間に確定されたレベル
に保持される。このようにして、メモリセルＭＣＩおよ
びＭＣ２の記憶データは、電源投入時に論理値“０″に
初期化される。

次に、記憶データを論理値“１”に初期化されるべきメ
モリセルＭＣ３は、前述のＭＣＩおよびＭＣ２と同様に
インバータＩＮＶＩおよびＩＮＶ２ならびに、トランス
ファゲートＴＲＩおよびＴＲ２に加えて、ゲートにマス
クリセット信号ＭＲを受けるトランジスタＴＲ３および
ＴＲ４を含む。

しかし、メモリセルＭＣ３においては、メモリセルＭＣ
ＩおよびＭＣ２の場合とは逆に、電源Ｖ。

。に接続されるトランジスタＴＲ３がインバータＩＮＶ
Ｉの入力端側に、接地ＧＮＤに接続されるトランジスタ
ＴＲ４がインバータＩＮＶ２の入力端側に設けられる。

すなわち、トランジスタＴＲ３か電源Ｖ。０とインバー
タＩＮＶＩの入力端との間に接続され、トランジスタＴ
Ｒ４は接地ＧＮＤとインバータＩＮＶ２の入力端との間
に接続される。これによって、マスクリセット信号ＭＲ
が付与される期間に、記憶ノードｎ１の電位は接地ＧＮ
Ｄの低電位およびインバータＩＮＶＩの出力電位によっ
て“Ｌ″レベル確定、かつ、記憶ノードｎ２の電位は電
源■。０の高電位およびインバータＩＮＶ２の出力電位
によっ“Ｈ”レベルに確定される。そして、マスクリセ
ット信号ＭＲがＬ″　レベルに戻りトランジスタＴＲ３
およびＴ　Ｒ’４がＯＦＦ状態となると、インバータＩ
Ｎｖ１およびＩＮＶ２の反転動作によって、記憶ノード
ｎ１およびｎ２の電位レベルは前記確定された電位に保
持される。このように、メモリセルＭＣ３においては、
マスクリセット信号ＭＲに応答して、対応するビット線
ＢＩＴ側の保持電位（インバータＩＮＶＩの入力端の電
位）が”Ｈ”レベルとなり、対応する他方のビット線Ｂ
ＩＴ側の保持電位（記憶ノードｎ１に保持される電位）
が“Ｌ″レベル。つまり、メモリセルＭＣ３の記憶デー
タは電源投入時に“１”に初期化される。

なお、インバータＩＮＶＩおよびＩＮＶ２ならびにトラ
ンジスタＴＲ３およびＴＲ４の特性は、マスクリセット
信号ＭＲの入力に応答した前記電圧降下および電圧上昇
によって確定されたインバータＩＮＶＩおよびＩＮＶ２
の入力端の電位が各々インバータＩＮＶＩおよびＩＮＶ
２の各入力反転電圧を越え、かつ、前記電圧降下や電圧
上昇によって前記入力端のレベルが確定されるのに要す
る時間か各々、インバータＩＮＶＩおよびＩＮＶ・２の
信号遅延時間よりも長くなるように設計される。これに
よって、インバータＩＮＶＩおよびインバータＩＮＶ２
は各々、マスクリセット信号ＭＲに応答して確実に初期
化データに応じたレベルの電圧を出力する。

次に、メモリセルＭＣ４は、初期化の必要のないメモリ
セルであり、初期化のためのトランジスタＴＲ３および
ＴＲ４を有さない従来と同一の構成を有する。したがっ
て、マスクリセット信号ＭＲによってメモリセルＭＣ４
は何ら影響を受けず、メモリセルＭＣ４の記憶データは
前述のメモリセルＭＣＩ〜ＭＣ３のように電源投入時に
初期化されない。

このように、本実施例では、第７図におけるメモリアレ
イ１ａを構成するすべてのメモリセルのうち、初期化の
必要なメモリセルには、マスクリセット信号ＭＲに応答
して導通ずる初期化のための２つのトランジスタＴＲ３
およびＴＲ４か、与えられるべき初期化データに応じた
位置に設けられる。このため、電源投入直後の、マスク
リセット信号ＭＲが“Ｈ”レベルである期間（第１３図
における初期化期間τ）において、所定のメモリセルの
記憶データが、−斉に所定のデータに初期化される。し
たがって、初期化されるべきメモリセルの数にかかわら
ず、初期化に要する時間は一定である。この一定時間は
１つのメモリセルの記憶ノードの電位を初期化トランジ
スタによって初期化データに応じたものに確定するのに
要する時間である。通常のデータ書込み時には、書込デ
ータである“Ｈ″および“Ｌ”レベルの電位は第７図に
おけるデータ入出力端子Ｔｏからメモリアレイｌａ内の
選択されたビット線対に、バッファやデコーダ等の多く
の回路を経由して伝達される。

これに対し、初期化の際には、書込まれるべき“Ｈ”お
よびＬ”レベルの電位は、初期化トランジスタＴＲ３お
よびＴＲ４のみを経由して記憶ノードに直接与えられる
。したがって、初期化トランジスタＴＲ３およびＴＲ４
によって記憶ノードに“Ｈ”および“Ｌ”レベルの電位
を伝達するのに要する時間は、このＳＲＡＭにおいて通
常のデータ書込時に１つのアドレスにデータが書込まれ
るのに要する時間（１読出サイクル期間）よりも短い。

したがって、本実施例によれば、メモリアレイ１ａに対
する初期化に要する時間は従来に比べ大幅に短縮される
。

本実施例では、初期化のためのトランジスタが初期化す
べきメモリセル１つにつき２個設けられたが、これらの
うちの１つを除去してもメモリセルの記憶データを任意
のデータに初期化することができる。

第２図は、初期化のために単一のトランジスタが用いら
れた場合のメモリセルの構成を示す回路図であり、本発
明の他の実施例を示す。第２図には、記憶データを論理
値“０”に初期化されるべきメモリセルの構成および、
記憶データを論理値４１１１１に初期化されるべきメモ
リセルの構成が示される。

第２図（ａ）を参照して、このメモリセルＭＣ５は、第
１図に示されるメモリセルＭＣ１およびＭＣ２に含まれ
る初期化トランジスタＴＲ３を有さない。しかし、マス
クリセット信号ＭＲが“Ｈ”レベルに立上がることによ
って、もう１つの初期化トランジスタＴＲ４がＯＮ状態
となって、記憶ノードｎ２の電位を接地ＧＮＤによって
“Ｌ”レベルに引下げる。この記憶ノードｎ２の“Ｌ”
レベルの電位を、インバータＩＮＶＩが反転してもう一
方の記憶ノードｎ１に出力するため、記憶ノードｎ１の
電位は“Ｈ”　レベルに確定される。マスクリセット信
号ＭＲが“Ｌ”レベルに立下がると、初期化トランジス
タＴＲ４はＯＦＦ状態となるが、記憶ノードｎ２の電位
は記憶ノードｎ２の“Ｈ”レベルの電位を反転するイン
バータＩＮＶ１の出力によって、“Ｌ″レベル保持る。

したがって、マスクリセット信号ＭＲが立下がった後も
、記憶ノードｎ１およびｎ２の電位は各々“Ｈ”レベル
および“Ｌ”　レベルに保持される。

このようにしてこのメモリセルＭＣ５の記憶データは、
マスクリセット信号ＭＲに応答して論理値“Ｏ”に初期
化される。

なお、インバータＩＮＶＩおよびＩＮＶ２ならびに初期
化トランジスタＴＲ３の特性は、マスクリセット信号Ｍ
Ｒが“Ｈ”レベルである期間に記憶ノードｎ２の電位が
インバータＩＮＶＩの入力反転電圧を越え、かつ、記憶
ノードｎ２の電位がマスタリセット信号ＭＲに応答して
“Ｌ”レベルになるのに要する時間がインバータＩＮＶ
Ｉにおける信号遅延時間よりも長くなるように設計され
る。これによって、マスクリセット信号ＭＲが“Ｈ“レ
ベルである期間に記憶ノードｎ１およびｎ２の電位が各
々確実に“Ｈ”レベルおよびＬ”レベルとなる。

さて、上記と逆に、記憶データを論理値“１”に初期化
されるべきメモリセルＭＣ６に関しては、第２図（ｂ）
に示されるように、ＮチャネルＭＯＳトランジスタＴＲ
４を初期化トランジスタとして記憶ノードｎ１と接地Ｇ
ＮＤとの間に設ければよい。この場合には、マスクリセ
ット信号ＭＲか“Ｈ”レベルとなっている期間に、ＯＮ
状態である初期化トランジスタＴＲ４が接地ＧＮＤの電
位によって“Ｌ″レベル引下れる。これに応答して、イ
ンバータＩＮＶ２の出力が“Ｈ″レベル反転方の記憶ノ
ードｎ１の電位が“Ｈ”レベルに確定される。そして、
マスクリセット信号ＭＲが“Ｌ”　レベルに立下がると
、インバータＩＮＶＩおよびＩＮＶ２の反転動作によっ
て記憶ノードｎ１およびｎ２の電位はマスクリセット信
号ＭＲが“Ｈ″レベル期間に確定された電位に保持され
る。つまり、このメモリセルＭＣ６のデータが論理値“
１”に初期化される。

もちろん、この場合には、インバータＩＮＶＩおよびＩ
ＮＶ２ならびに初期化トランジスタＴＲ４の特性は、マ
スクリセット信号ＭＲが“Ｈ”レベルである期間内に記
憶ノードｎｌおよびｎ２の電位が確実に前述のような変
化をするように設計される。

上記実施例では、初期化トランジスタは記憶ノードの電
位を引下げるものであったが、逆に記憶ノードの電位を
マスクリセット信号ＭＲに応答して引上げるものであっ
てもよい。第３図（ａ）および（ｂ）はそのような場合
の、初期化の必要なメモリセルの構成を示す回路図であ
り、本発明のさらに他の実施例を示す。

第３図（ａ）を参照して、記憶データを論理値“０”に
初期化すべきメモリセルＭＣ７は、第１図におけるメモ
リセルＭＣＩおよびＭＣ２から初期化トランジスタＴＲ
４が除去された構成を有する。このメモリセルＭＣ７に
おいては、マスクリセット信号ＭＲが“Ｈ”である期間
初期化トランジスタＴＲ３が導通して、記憶ノードｎ１
の電位を電源ＶＣＣによって“Ｈ”レベルに引上げる。

したがって、記憶ノードｎ２の電位は記憶ノードｎ１の
“Ｈ”　レベルの電位を反転するインバータＩＮＶ２の
出力によって“Ｌ″レベル。したがって。このメモリセ
ルＭＣ７においても、マスクリセット信号ＭＲに応答し
て記憶データが論理値“０”に初期化される。

第３図（ｂ）を参照して、上記とは逆に、記憶データを
論理値″１″に初期化されるメモリセルＭＣ８について
は、トランジスタＴＲ４は記憶ノードｎ２と電源Ｖ。Ｃ
との間に設けられる。したがって、この場合にはマスク
リセット信号ＭＲが“Ｌ”レベルである期間に、記憶ノ
ードｎ１およびｎ２の電位が各々“Ｌ”および“Ｈ”に
確定される。

なお、この場合にも、インバータＩＮＶＩおよびＩＮＶ
２ならびに初期化トランジスタＴＲ３の特性は、マスク
リセット信号ＭＲが“Ｈ”レベルである期間内に記憶ノ
ードｎｌおよびｎ２に上述のような電位変化が確実に生
じるように設定される。

第１図〜第３図に示される実施例では、初期化トランジ
スタとしてＮチャネルＭＯＳトランジスタのみが用いら
れる場合が説明されたが、ＰチャネルＭＯ３）ランジス
タが用いられてもよい。

第４図は、初期化トランジスタとしてＮチャネルＭＯＳ
トランジスタおよびＰチャネルＭＯＳトランジスタを用
いた場合のメモリセルの構成を示す回路図であり、本発
明のさらに他の実施例を示す。

第４図（ａ）を参照して、記憶データを論理値“Ｏ”に
初期化されるべきメモリセルＭＣ９は、第１図にお、け
るメモリセルＭＣＩおよびＭＣ２においてＮチャネルＭ
ＯＳトランジスタＴＲ３をＰチャネルＭＯ８）ランジス
タＴＲ５に置換えた構成を有する。但し、この場合には
、トランジスタＴＲ４のゲートにはマスクリセット信号
ＭＲがそのまま入力される一方、トランジスタＴＲ５の
ゲートにはマスクリセット信号ＭＲの反転信号ＭＲが入
力される。この反転信号ＭＲは第６図におけるリセット
信号発生回路１６から出力されるマスタリセット信号Ｍ
Ｒをインバータ（図示せず）等によって反転させること
によって、あるいは、リセット信号発生回路１６におい
てマスクリセット信号を相補信号対として作成すること
によって得られる。

本実施例では、マスクリセット信号ＭＲが“Ｈ”のワン
ショットパルスであるから、その反転信号ＭＲはマスタ
リセット信号ＭＲが“Ｈ”レベルである期間に逆に“Ｌ
”となる、“Ｌ”レベルのワンショットパルスである。

したがって、マスクリセット信号ＭＲが“Ｈ″′である
期間にはトランジスタＴＲ５およびＴＲ４がともにＯＮ
状態となる。

これによって、トランジスタＴＲ５は記憶ノードｎ１に
電源ＶＣＣの電位を供給して記憶ノードｎ１の電位を′
Ｈ″レベルにし、トランジスタＴＲ４は記憶ノードｎ２
の電位を接地ＧＮＤの電位によって“Ｌ”　レベルに引
下げる。そして、マスクリセット信号ＭＲが１１　Ｌ　
ｌに立下がると（反転信号ＭＲが“Ｈ”レベルに立上が
ると）、記憶ノードｎｌおよびｎ２の電位レベルはその
まま保持される。したがって、このような構成のメモリ
セルにおいても電源投入時に記憶データを論理値“０”
に初期化することができる。

第４図（ｂ）を参照して、逆に記憶データを論理値“１
″に初期化すべきメモリセルＭＣ１０においては、トラ
ンジスタＴＲ４およびＴＲ５が各々上記とは逆に記憶ノ
ードｎ１およびｎ２に接続されればよい。これによって
、電源投入に応答して、マスクリセット信号ＭＲが“Ｈ
″レベルている期間に、記憶ノードｎ１およびｎ２の電
位を各々トランジスタＴＲ４およびＴＲ５によってそれ
ぞれ“Ｌ”レベルおよび“Ｈ”レベルにすることができ
る。

第４図に示される実施例では、初期化トランジスタとし
てＰチャネルＭＯ８）ランジスタおよびＮチャネルＭＯ
８）ランジスタの２つのトランジスタが用いられたが、
もちろんＰチャネルＭＯＳトランジスタのみを用いるこ
とも可能である。

第５図は、ＰチャネルＭＯＳトランジスタ１つを用いて
初期化を行なうことができるメモリセルの構成を示す回
路図であり、本発明のさらに他の実施例を示す。

第５図（ａ）および（ｂ）は各々、第４図（ａ）および
（ｂ）から、初期化トランジスタＴＲ４が除去された構
成を有する。したがって、この場合には、相補的なマス
クリセット信号は必要ではない。

第５図（ａ）を参照して、記憶データを論理値“０″に
初期化されるべきメモリセルＭＣＩＩにおいては、電源
投入に応答して反転マスクリセット信号ＭＲが“Ｌ”と
なっている期間に記憶ノードｎ１は電源Ｖｃｃの電位を
供給されて“Ｈ”レベルとなる。したがって、記憶ノー
ドｎ２の電位はこの記憶ノードｎ１の電位に反転するイ
ンバータＩＮＶ２によって“Ｌ”レベルとなる。

逆に、第５図（ｂ）を参照して、記憶データを論理値“
１”に初期化されるべきメモリセルＭＣ１２においては
、トランジスタＴＲ５が記憶ノードｎ２側に設けられる
。このため、このメモリセルでＭＣ１２は、反転マスク
リセット信号ＭＲが“Ｌ”である期間に記憶ノードｎｌ
およびｎ２の電位が“Ｌ”レベルおよび“Ｈ″レベル。

このように、ＰチャネルＭＯ８）ランジスタのみを用い
てもメモリセルの記憶データを任意のデータに初期化す
ることが可能である。なお、この場合にも、インバータ
ＩＮＶＩおよびＩＮＶ２ならびに初期化トランジスタＴ
Ｒ５等の特性は、マスクリセット信号ＭＲが“Ｈ”　レ
ベルである期間内に記憶ノードｎ１およびｎ２の電位が
確実に前述のような変化をするように設計される。

このように、上記いずれの実施例においても、メモリア
レイ製造時に、初期化すべき任意のメモリセルに、初期
化データに応じた位置に少なくとも１つの初期化トラン
ジスタを設けるだけで、所望の初期化を迅速に行なうこ
とができる。但し、２個のトランジスタを用いる場合に
は、２つの記憶ノードの電位が初期化データに対応する
ものに同時に強制されるのに対し、１個のトランジスタ
が用いられる場合には一方の記憶ノードの電位は他方の
記憶ノードの電位が確定されてから確定されるため、２
個のトランジスタを初期化トランジスタ等として用いる
方が初期化時間はより短縮される。しかし、１個の初期
化トランジスタを用いる方が、メモリセルの構成素子数
が少なくなるため、初期化用素子が付加されることによ
って増加するメモリセルアレイの面積は、小さくなる。

したがって、初期化すべきメモリセルをいずれの構成に
するかは、その半導体記憶装置の用途等に応じて任意に
選択されればよい。

さて、上記いずれの実施例においても、マスクリセット
信号ＭＲおよびその反転信号ＭＲは初期化トランジスタ
のＯＮ１０　Ｆ　Ｆを制御するためだけに用いられる。

しかし、このマスクリセット信号ＭＲやその反転信号内
１を初期化のためにメモリセルに書込むデータとして用
いることも可能である。

第６図は、マスクリセット信号ＭＲおよびその反転信号
百軒を初期化のためのデータとして取込むことがてきる
メモリセルの構成を示す回路図であり、本発明のさらに
他の実施例を示す。

第６図（ａ）を参照して、このメモリセルＭＣ１３は、
フリップフロップを構成するインバータＩＮＶＩおよび
ＩＮＶ２ならびにトランスフアゲ−ｈＴＲｌおよびＴＲ
２に加えて、初期化トランジスタとしてＰチャネルＭＯ
ＳトランジスタＴＲ６およびＮチャネルＭＯ８）ランジ
スタＴＲ７を含む。トランジスタＴＲ６はインバータＩ
ＮＶＩの出力端とトランジスタＴＲ７のゲートとの間に
接続される。一方、トランジスタ７はインバータＩＮＶ
２の出力端とトランジスタＴＲ６のゲートとの間に接続
される。トランジスタＴＲ７のゲートおよびトランジス
タＴＲ６のゲートにはそれぞれ、マスクリセット信号Ｍ
Ｒおよびその反転信号ＭＲが与えられる。

電源投入時にマスクリセット信号ＭＲおよびその反転信
号ＭＲがそれぞれＨ”レベルおよび“Ｌ″レベルと、ト
ランジスタＴＲ６およびＴＲ７がそれぞれ前記反転信号
内１およびマスクリセット信号ＭＲに応答して導通する
。これによって、マスタリセット信号ＭＲがトランジス
タＴＲ６を介してインバータｒＮＶ２の入力端に与えら
れ、前記反転信号ＭＲがトランジスタＴＲ７を介してイ
ンバータＩＮＶｌの入力端に与えられる。この結果、記
憶ノードｎ１の電位は上昇し記憶ノードｎ２の電位は下
降する。したがって、第４図（ａ）に示される実施例の
場合と同様に、インバータＩＮＶＩおよびＩＮＶ２なら
びにトランジスタＴＲ６およびＴＲ７の特性を、記憶ノ
ードｎ１の電位がマスクリセット信号ＭＲの電位によっ
て上昇し始めてから“Ｈ”　レベルに達するまでの時間
がインバータＩＮＶＩの信号遅延時間よりも長く、かつ
記憶ノードｎ２の電位が前記反転信号ＭＲの電位によっ
て下降し始めてからＬ”レベルに達するまでの時間がイ
ンバータＩＮＶ２の信号遅延時間よりも長くなるように
設定することにより、記憶ノードｎ１およびｎ２の電位
はマスタリセット信号ＭＲが“Ｈ”レベルである短期間
にそれぞれ“Ｈ”レベルおよび“Ｌ”レベルに強制され
る。マスクリセット信号ＭＲおよびその反転信号ＭＲが
それぞれ“Ｌ”レベルおよび“Ｈ″レベル戻、トランジ
スタＴＲ６およびＴＲ７は非導通状態となる。これによ
って、マスクリセット信号ＭＲおよびその反転信号内１
はインバータＩＮＶＩおよびＩＮＶ２と電気的に遮断さ
れる。しかし、記憶ノードｎ１およびｎ２の電位はイン
バータＩＮＶＩおよびＩＮＶ２の反転動作によって、そ
れぞれ強制された電位“Ｈ”　レベルおよび“Ｌ″レベ
ル保持る。つまり、このメモリセルＭＣ１３の記憶デー
タが電源投入に応答して、論理値“０”に初期化される
。

逆に、電源投入時に記憶データを論理値“１”に初期化
されるべきメモリセルＭＣ１４は、たとえば第６図（ｂ
）に示されるように構成されればヨイ。スナワち、上記
の場合とは逆に、マスクリセット信号ＭＲに結合される
トランジスタＴＲ６が記憶ノードｎ２側に設けられ、マ
スクリセット信号ＭＲの反転信号ＭＲが記憶ノードｎ１
側に設けられる。このメモリセルＭＣ１４においては、
マスクリセット信号ＭＲが“Ｈ”レベルである期間に、
記憶ノードｎ１の電位が前記反転信号ＭＲの電位によっ
て“Ｌ”レベルに強制され、記憶ノードｎ２の電位がマ
スクリセット信号ＭＲの電位によってＨ”レベルに強制
される。

以上述べてきた実施例によれば、記憶データを初期化さ
れるべきメモリセルの各々の２つの記憶ノードのうちの
少な（とも一方が初期化データに応じた電位に直接的に
強制される。しかし、マスクリセット信号ＭＲまたはそ
の反転信号用１を用いてこれら２つの記憶ノードのうち
の少なくとも一方の電位を間接的に初期化データに応じ
た電位に強制することも可能である。

第７図は、マスクリセット信号ＭＲまたはその反転信号
ＭＲによって制御されて記憶ノードの電位を間接的に初
期化データに応じた電位に強制できるメモリセルの構成
を示す回路図である。

第７図（ａ）を参照して、このメモリセルＭＣ１５は、
第１図ないし第６図に示されるメモリセルＭＣＩ〜ＭＣ
１４におけるインバータＩＮＶＩに代えて、２人力ＮＡ
ＮＤゲーｈＮＤ１を含む。

このメモリセルＭＣ１５の他の部分の構成は第１５図に
示される従来のメモリセルＭＣと同一である。ＮＡＮＤ
ゲートＮＤ１の一方の入力端は記憶ノードｎ２に接続さ
れ、ＮＡＮＤゲー）ＮＤｌの出力端は記憶ノードｎ１に
接続される。ＮＡＮＤゲー）ＮＤｌの他方の入力端には
マスクリセット信号ＭＲの反転信号ＭＲが与えられる。

ＮＡＮＤゲートの出力論理レベルは、その入力端のうち
の少なくとも１つの電位が“Ｌ”　レベルであれば、他
の入力端の電位にかかわらず“Ｈ”レベルとなる。した
がって、前記反転信号ＭＲの電位が“Ｌ″レベルば、こ
のメモリセルＭＣ１５においてＮＡＮＤゲートＮＤ１の
出力電位は“Ｈ”レベルに固定される。逆に、前記反転
信号内項の電位が“Ｈ”レベルであれば、ＮＡＮＤゲー
トＮＤＩの出力電位は、このＮＡＮＤゲートＮＤＩの反
転信号ＭＲを受けない入力端の電位レベル、すなわち、
記憶ノードｎ２の電位レベルに依存する。つまり、記憶
ノードｎ２電位が“Ｈ”レベルであれば、ＮＡＮＤゲー
トＮＤ１は“Ｌ″レベル電位力し、記憶ノードｎ２の電
位が“Ｌ”レベルであれば、ＮＡＮＤゲートＮＤＩは“
Ｈ″レベル電位力する。このように、ＮＡＮＤゲーｈＮ
Ｄ１は、反転信号内１の電位が“Ｈ”であるときにはイ
ンバータとして動作し、反転信号ＭＲの電位が“Ｌ”で
ある期間にのみ記憶ノードｎ２の電位レベルにかかわら
ずＨ”レベルの電位を出力する。したがって、電源投入
に応答して反転信号内１が“Ｌ”レベルとなる期間に、
記憶ノードｎ１の電位がＮＡＮＤゲートＮＤ１の出力電
位によって“Ｈ”レベルに固定される。

この記憶ノードｎ１の電位レベルはインバータＩＮＶ’
２によって反転されて記憶ノードｎ２に伝達される。こ
の結果、記憶ノードｎ２の電位は“Ｌ”レベルに固定さ
れる。反転信号内１が“Ｈ”レベルに戻ると、ＮＡＮＤ
ゲートＮＤＩの出力電位は記憶ノードｎ２の電位レベル
に応じて変化し得る状態となる。しかしながら、以後記
憶ノードｎ１およびｎ２の電位レベルが変化するのは、
外部からのデータ書込によって、記憶ノードｎ１および
ｎ２にそれぞれトランスファゲートＴＲＩおよびＴＲ２
を介してビット線ＢＩＴおよびＢＩＴの電位が付与され
る場合のみである。一方、反転信号■の電位が“Ｈ”で
あれば、ＮＡＮＤゲートＮＤ１はインバータとして動作
する。したがって、記憶ノードｎ１およびｎ２に外部か
らのデータ書込によって新たなデータが与えられるまで
、記憶ノードｎ１およびｎ２の電位はＮＡＮＤゲートＮ
Ｄ１およびインバータＩＮＶＩの反転動作によってそれ
ぞれ“Ｈ″レベルＬ”レベルに保持される。

このように、本実施例によれば、記憶ノードｎ１の電位
レベルがマスクリセット信号の反転信号ＭＲが“Ｌ”レ
ベルである期間に間接的に“Ｈ”レベルに強制されるこ
とによって、メモリセルＭＣ１５の記憶データが論理値
“０”に初期化される。

逆に、記憶データを論理値“１”に初期化されるべきメ
モリセルＭＣ１６はたとえば第７図（ｂ）のように構成
されればよい。すなわち、メモリセルＭＣ１６は、第７
図（ａ）においてＮＡＮＤゲートＮＤ１を単なるインバ
ータに置換え、かつインバータＩＮＶ２を反転信号ＭＲ
を入力として受ける２人力ＮＡＮＤゲートＮＤＩで置換
えた構成を有する。この場合、電源投入に応答して反転
信号ＭＲが“Ｌ”レベルとなる期間には記憶ノードｎ２
の電位が“Ｈ”レベルに固定される。一方、それ以外の
期間には、ＮＡＮＤゲートＮＤＩが単なるインバータと
して動作する。したがって、記憶ノードｎ１およびｎ２
の電位はそれぞれ電源投入に応答して一旦“Ｌ”レベル
および“Ｈ”レベルに強制された後、トランスファゲー
トＴＲ１およびＴＲ２がＯＮ状態であるときにビット線
ＢＩＴおよび■了１の電位に応じて変化し得る状態とな
る。

第７図に示される実施例では、メモリセルにおいてフリ
ップフロップを構成するインバータＩ　ＮｖｌおよびＩ
ＮＶ２のうちの一方がＮＡＮＤゲートで置換えられた。

しかし、マスクリセット信号ＭＲそのものを用いれば、
インバータＩＮＶＩおよびＴＮＶ２のうちの一方をＮＯ
Ｒゲートで置換えることに′よって記憶ノードｎ１およ
びｎ２の電位レベルを初期化することも可能である。

第８図は、そのような方法で記憶データを初期化できる
メモリセルの構成を示す回路図であり、本発明のさらに
他の実施例を示す。

第８図（ａ）を参照して、このメモリセルＭＣ１７は、
第７図（ｂ）のメモリセルＭＣ１６においてＮＡＮＤゲ
ートＮＤＩを２人力ＮＯＲゲートに置換え、かつ反転信
号ＭＲをマスタリセット信号ＭＲに置換えた構成を有す
る。マスクリセット信号ＭＲの電位が“Ｈ”レベルであ
る期間には、ＮＯＲゲートＮＲＩは記憶ノードｎ１の電
位レベルにかかわらず“Ｌ″レベル電位力する。

マスクリセット信号ＭＲの電位が“Ｌ”　レベルである
期間には、ＮＯＲゲー）ＮＲＩはインバータとして動作
して、記憶ノードｎ１の電位レベルとは逆の論理レベル
の電位を出力する。したがって、電源投入に応答してマ
スクリセット信号ＭＲが“Ｈ”となる期間に、記憶ノー
ドｎ２の電位はＮＯＲゲートＮＲＩの出力電位によって
“Ｌ”レベルに固定される。これに応答して、記憶ノー
ドｎ１の電位もインバータＩＮＶＩの出力電位によって
“Ｈ”　レベルに固定される。マスクリセット信号ＭＲ
の電位が“Ｌ”レベルに戻ると、記憶ノードｎ１および
ｎ２の電位レベルは外部からのデータ書込のみに応答し
て変化し得る状態となる。このように、ＮＯＲゲートを
用いてもメモリセルの記憶データを論理値“０”に初期
化することができる。

第８図（ｂ）を参照して、記憶データを論理値“１”に
初期化されるべきメモリセルＭＣ１８は、第７図（ａ）
に示されるメモリセルＭＣ１５においてＮＡＮＤゲート
ＮＤＩを２人力ＮＯＲゲートＮＲ１に置換え、かつ、反
転信号ＭＲをマスクリセット信号ＭＲに置換えた構成を
有する。この場合には、電源投入に応答してマスクリセ
ット信号ＭＲが“Ｈ″レベル期間に、記憶ノードｎ１の
電位がＮＯＲゲートＮＲＩの出力によって“Ｌ″レベル
固定る。したがって、先の場合とは逆に、記憶ノードｎ
１およびｎ２の電位はそれぞれ電源投入に応答して一旦
“Ｌ″レベル“Ｈ”レベルに強制される。

このように、第７図および第８図で示される実施例の場
合には、記憶ノードｎ１およびｎ２の電位を保持するた
めのフリップフロップを構成する論理回路が初期化のた
めのマスクリセット信号ＭＲあるいはその反転信号ＭＲ
によって直接制御される。このため、記憶ノードｎ１お
よびｎ２の電位が初期化データに応じたレベルに強制さ
れるのに要する時間は、記憶ノードｎ１およびｎ２の電
位がフリップフロップを構成する論理回路（具体的には
、インバータＩＮＶＩおよびＩＮＶ２ならびにＮＡＮＤ
ゲートＮＤ１およびＮＯＲゲートＮＲ１）の出力電位レ
ベルに達するのに要する時間である。したがって、マス
クリセット信号ＭＲの電位が“Ｈ”レベルである期間の
長さは、前記論理回路における信号遅延時間程度に設定
されればよい。したがって、第７図および第８図で示さ
れる実施例によれば、より高速にメモリセルの記憶デー
タを初期化することかできる。

第７図および第８図におけるＮＡＮＤゲートＮＤ１およ
びＮＯＲゲートＮＲＩは各々、たとえばＭＯＳトランジ
スタで構成された場合、８個のトランジスタを必要とす
る。しかし、マスクリセット信号ＭＲおよびその反転信
号ＭＲの両方を用いれば、これらの論理ゲートを各々、
７個のＭＯＳトランジスタで構成することも可能である
。

第９図は、第８１ｍ　（ａ）に示されるメモリセルＭＣ
１７と同じ論理動作をより少ないトランジスタで実現す
るメモリセルＭＣ１９の構成を詳細に示す回路図であり
本発明のさらに他の実施例を示す。第９図を参照して、
第８図（ａ）に示されるインバータＩＮＶＩは電源ＶＣ
Ｃと接地ＧＮＤとの間に直列に接続されるＰチャネルＭ
Ｏ８）ランジスタ１１０およびＮチャネルＭＯＳトラン
ジスタ１２０を含む、いわゆるＣＭＯＳインバータであ
る。このトランジスタ１１０および１２０の接続点が記
憶ノードｎ１である。一方、ＮＯＲゲートＮＲ２は、記
憶ノードｎ１にゲートを接続される、ＰチャネルＭＯ３
）ランジスタ１３０およびＮチャネルＭＯＳトランジス
タ１４０と、前記トランジスタ１３０と接地ＧＮＤとの
間に設けられるＮチャネルＭＯＳトランジスタ１５０と
を含む。

トランジスタ１４０は、トランジスタ１３０および１５
０の接続点と接地ＧＮＤとの間に設けられる。トランジ
スタ１３０および１５０の接続点は、インバータＩＮＶ
Ｉの入力端である、トランジスタ１１０および１２０の
ゲート接続点に接続される。トランジスタ１３０および
１５０の接続点がこのＮＯＲゲートＮＲ２の出力端、す
なわち、記憶ノードｎ２である。トランジスタ１５０の
ゲートにはマスクリセット信号ＭＲが与えられ、トラン
ジスタ１３０のソースにはマスクリセット信号ＭＲの反
転信号ＭＲが与えられる。

第９図において、マスクリセット信号ＭＲが“Ｈ”レベ
ルである期間には、トランジスタ１５０が導通する。こ
のため、トランジスタ１４０が非導通状態であっても、
記憶ノードｎ２から接地ＧＮＤに電流が流れる。また、
マスクリセット信号ＭＲが“Ｈ″レベル期間には、その
反転信号ぷ「が“Ｌ”レベルである。したがって、トラ
ンジスタ１３０が導通状態であっても、記憶ノードｎ２
には“Ｌ″レベル電位えられる。

それゆえ、マスクリセット信号ＭＲが“Ｈ”レベルであ
る期間には、トランジスタ１３０および１４０のゲート
電位にかかわらず記憶ノードｎ２の電位は“Ｌ”　レベ
ルとなる。記憶ノードｎ２の電位が“Ｌ″レベルと、イ
ンバータＩ　ＮＶ２においてトランジスタ１１０が導通
して記憶ノードｎ１に電源ＶＣＣの電位を伝達する。こ
れによって、記憶ノードｎ１の電位が“Ｈ”レベルとな
る。

マスクリセット信号ＭＲが“Ｌ”レベルである期間には
トランジスタ１５０が非導通状態にある。

一方、マスクリセット信号ＭＲが“Ｌ″レベル期間には
その反転信号ＭＲが“Ｈ”レベルであるので、トランジ
スタ１３０のソース電位が“Ｈ”レベルとなる。したが
って、トランジスタ１３０および１４０は、トランジス
タ１１０および１２０と同様に、ＣＭＯＳインバータと
して動作する。

このように、本実施例によっても第８図（ａ）に示され
るメモリセルＭＣ１７と動作上、等価なメモリセルを得
ることができる。なお、第８図（ｂ）に示されるメモリ
セルＭＣ１８と同じ論理動作をより少ないトランジスタ
で実現するには、第８図（ｂ）のインバータＩＮＶ２お
よびＮＯＲゲートＮＲ１にもそれぞれ、たとえば第９図
に示される構成のインバータＩＮＶＩおよびＮＯＲゲー
トＮＲ２が用いられればよい。

第１０図は第７図（ａ）に示されるメモリセルＭＣ１５
と同じ論理動作をより少ないトランジスタで実現するメ
モリセルＭＣ２０の構成を詳細に示す回路図であり、本
発明のさらに他の実施例を示す。第１０図を参照して、
第７図（ａ）におけるインバータＩＮＶ２は、電源Ｖｃ
ｃと接地ＧＮＤとの間に直列に接続されるＰチャネルＭ
Ｏ８）ランジスタ１６０およびＮチャネルＭＯ３）ラン
ジスタ１７０を含むＣＭＯＳインバータである。

トランジスタ１６０および１７０の接続点が記憶ノード
ｎ２である。一方、ＮＡＮＤゲートＮＤ２は、記憶ノー
ドｎ２にゲートを接続される、ＮチャネルＭＯＳトラン
ジスタ１９０およびＰチャネルＭＯＳトランジスタ２０
０と、電源Ｖｃｃとトランジスタ１９０との間に設けら
れるＰチャネルＭＯ８）ランジスタ１８０とを含む。ト
ランジスタ２００は電源Ｖｃｃと、インバータＩＮＶ２
の入力端である、トランジスタ１６０および１７０のゲ
ート接続点との間に設けられる。トランジスタ１８０お
よび１９０の接続点がこのＮＡＮＤゲ−）ＮＤ２の出力
端、すなわち、記憶ノードｎ１である。トランジスタ１
９０のソースにはマスクリセット信号ＭＲが与えられ、
トランジスタ１８０のゲートにはマスクリセット信号Ｍ
Ｒの反転信号ＭＲが与えられる。

第１０図において、マスクリセット信号ＭＲの反転信号
ＭＲが“Ｌ”　レベルである期間には、トランジスタ１
８０が導通する。このため、トランジスタ２００が非導
通状態であっても電源Ｖｃｃから記憶ノードｎ１に電流
が流れる。一方、前記反転信号ＭＲが“Ｌ”レベルであ
る期間には、マスクリセット信号ＭＲは“Ｈ”　レベル
である。したがって、トランジスタ１９０が導通状態で
あっても、記憶ノードｎ１の電位は“Ｈ”レベルとなる
。それゆえ、前記反転信号ＭＲが“Ｌ”である期間には
、トランジスタ１９０および２００のゲート電位にかか
わらず、記憶ノードｎｌの電位は“Ｈ”　レベルとなる
。記憶ノードｎ１の電位が“Ｈ″レベルと、インバータ
ＩＮＶ２においてトランジスタ１７０が導通するので、
記憶ノードｎ２の電位は“Ｌ”　レベルとなる。

前記反転信号ＭＲが“Ｈ”レベルである期間には、トラ
ンジスタ１８０が非導通状態にある。

方、この期間にはマスクリセット信号ＭＲが“Ｌ″レベ
ルので、トランジスタ１９０のソース電位が“Ｌ”レベ
ルとなる。このため、トランジスタ１９０および２００
は、トランジスタ１６０および１７０と同様にＣＭＯＳ
インバータとして動作する。

それゆえ、本実施例によっても、第７図（ａ）に示され
る構成のメモリセルＭＣ１５と動作上、等価なメモリセ
ルを得ることができる。なお、第７図（ｂ）に示される
メモリセルＭＣ１６と同じ論理動作をより少ないトラン
ジスタで実現するには、第７図（ｂ）のインバータＩＮ
ＶＩおよびＮＡＮＤゲートＮＤＩもそれぞれ、たとえば
第１０図に示されるインバータＩＮＶ２およびＮＡＮＤ
ゲートＮＤ２と同様に構成されればよい。

このように第９図および第１０図で示される実施例によ
れば、２つの制御信号（ＭＲおよび魚１）が必要となる
ものの、より少ない素子でメモリセルの記憶データの初
期化を実現できる。したがって、これらの実施例は、初
期化のための回路が従来のメモリセルの構成素子に付加
されることによるメモリセルサイズの増大を抑制するこ
とができる。

上記すべての実施例では、本発明が、２個のインバータ
によって構成されるラッチ回路を含むＳＲＡＭに適用さ
れた場合について説明されたが、本発明はＤＲＡＭ　（
ダイナミックランダムアクセスメモリ）等の、ＳＲＡＭ
とはメモリセルの内部構成が基本的に異なる半導体記憶
装置に適用することも可能である。第１１図は本発明を
ＤＲＡＭに適用した場合のメモリセルの内部構成を示す
回路図であり、本発明のさらに他の実施例を示す。

第１１図（ａ）を参照して、通常ＤＲＡＭのメモリセル
ＭＣＤ１は基本的にはたとえば、ビット線ＢＩＴと所定
の低電位に固定されるセルプレートＣＰとの間に直列に
接続される、ＮチャネルＭＯＳトランジスタＴＲ８およ
びメモリキャパシタＣによって構成される。前記トラン
ジスタＴＲ６のゲートはワ、−ド線ＷＬに接続される。

通常のデータ書込時には、ＳＲＡＭの場合と同様に、ワ
ード線ＷＬに“Ｈ″レベル電圧えられ、トランジスタＴ
Ｒ８がＯＮ状態となる。同時に、ビット線ＢＩＴには書
込まれるべきデータに対応する電位（論理値“０”に対
応する電位レベル“Ｌ”または論理値“１”に対応する
電位レベル″Ｈ”）が与えられる。したがって、通常の
データ書込時には、ビット線とメモリセルとを接続する
トランスファゲートであるトランジスタＴＲ８およびメ
モリキャパシタＣの接続点ｎ３にトランジスタＴＲ８を
介して書込データに対応する電位か伝達される。この電
位が“Ｈ″レベルばメモリキャパシタＣは充電され、逆
にこの電位が“Ｌ″レベルばメモリキャパシタＣには放
電が生じる。このように、ＤＲＡＭでは、メモリセル内
のキャパシタの放電または充電によって記憶ノードｎ３
にデータが書込まれる。書込みが終了するとワード線Ｗ
Ｌの電位は“Ｌ”レベルに戻るためトランジスタＴＲ８
はＯＦＦ状態となるが、記憶ノードｎ３の電位はメモリ
キャパシタＣの容量に応じた時間（通常数１００　ミＩ
Ｊ秒）保持される。

さて、このような構成のメモリセルの記憶データを本発
明を適用して初期化するには、たとえば、記憶ノードｎ
３にゲートおよびドレインに前述のようなマスクリセッ
ト信号ＭＲを受けるＮチャネルＭＯＳ）ランジスタＴＲ
９か接続される。電源投入時にマスクリセット信号ＭＲ
が“Ｈ″レベル立上と、トランジスタＴＲ９かＯＮ状態
となって、この“Ｈ”レベルの電圧を記憶ノードｎ３に
供給する。これによって、通常の書込時と同様にメモリ
キャパシタＣが充電され論理値“１”がこのメモリセル
ＭＣＤ１に初期化データとして書込まれる。そして、マ
スクリセット信号ＭＲが“Ｌ”　レベルに立下がると初
期化トランジスタＴＲ９はＯＦＦ状態となって記憶ノー
ドｎ３の電位をいずれのレベルにも強制しなくなる。し
かし、通常のデータ書込時と同様に記憶ノードｎ３の電
位レベルはメモリキャパシタＣによって前記所定時間保
持される。

逆にＤＲＡ、Ｍのメモリセルの記憶データを論理値“０
”に初期化する場合には、たとえば第１１図（ｂ）を参
照して、前述の初期化のためのトランジスタＴＲ９のゲ
ートには先と同じようにマスタリセット信号ＭＲを与え
る一方、トランジスタＴＲ９のドレインはセルプレー）
ＣＰに接続される。これによって、電源投入時にマスク
リセット信号が“Ｈ”レベルとなっている期間に記憶ノ
ードｎ３の電位はセルプレートＣＰの電位によって引下
げられる。したがって、この場合には記憶ノードｎ３の
電位が“Ｌ″レベルて、このメモリセルＭＣＤ２の記憶
データが論理値“０″に初期化される。

上記２つの例では、初期化のためのトランジスタとして
ＮチャネルＭＯ３）ランジスタが用いられたが、Ｐチャ
ネルＭＯＳトランジスタが用いられることも可能である
。そのような場合にはたとえば、第１１図（Ｃ）に示さ
れるように、ゲートにマスクリセット信号ＭＲの反転信
号ＭＲを受け、かつドレインにマスクリセット信号ＭＲ
を受けるＰチャネルＭＯ８）ランジスタＴＲ１０が記憶
ノードｎ３に接続される。前記反転信号ＭＲは前述した
ようにたとえばマスタリセット信号ＭＲをインバータＩ
ＮＶ３によって反転することによって得られる。マスク
リセット信号ＭＲが“Ｈ”　レベルであるときにはその
反転信号ＭＲは逆に“Ｌ”レベルであるため、このメモ
リセルＭＣＤ３においては、マスクリセット信号ＭＲが
“Ｈ”レベルである期間にトランジスタＴＲ１０はやは
りＯＮ状態となって、ドレインに与えられる反転されな
いマスクリセット信号ＭＲの電位“Ｈ”を記憶ノードｎ
３に供給する。したがって、この場合にはこのメモリセ
ルＭＣＤ３の記憶データは論理値“１”に初期化される
。

また、このように相補的なマスタリセット信号ＭＲ，Ｍ
Ｒを用いてメモリセルの記憶データを論理値“０”に初
期化することも可能である。この場合には、たとえばト
ランジスタＴＲ１０のドレインに、電源投入時に“Ｈ”
レベルとなるマスタリセット信号ＭＲではなく、その反
転信号ＭＲが与えられればよい。

さらに、このように相補的なマスクリセット信号を用い
てメモリセルの記憶データを論理値“Ｏ”に初期化する
場合、初期化トランジスタとしてＮチャネルＭＯＳトラ
ンジスタを用いることも可能である。たとえば第１１図
（ｄ）を参照して、このメモリセルＭＣＤ４においては
、記憶ノードｎ３に初期化トランジスタとしてＮチャネ
ルＭＯＳトランジスタＴＲ９が接続される。このトラン
ジスタＴＲ９のドレインにはマスクリセット信号ＭＲの
反転信号ＭＲが与えられ、トランジスタＴＲ９のゲート
には、この反転信号ＭＲかインバータＩＮＶ４によって
再度反転されて与えられる。したがって、マスタリセッ
ト信号ＭＲが“Ｈ”　レベルである期間に、トランジス
タＴＲ９はインバータＩＮＶ４から“Ｈ”レベルの電圧
を受けて導通し、記憶ノードｎ３の電位を“Ｌ”レベル
の信号ＭＲによって引下げる。したがって、このメモリ
セルＭＣＤ４の記憶データは論理値“Ｏｎに初期化され
る。

なお、第１１図（ａ）〜（ｄ）においてマスクリセット
信号ＭＲおよびその反転信号ＭＲは第１図に示されるＳ
ＲＡＭの場合と同様に、たとえば、同一のビット線に接
続される１列のメモリセル内に設けられる初期化トラン
ジスタに、共通の接続線を介して与えられればよい。

上記のようにＤＲＡＭにおいても、初期化すべきメモリ
セルごとに初期化のためのトランジスタを設け、この初
期化のためのトランジスタのゲートおよびドレインに初
期化データに応してマスクリセット信号ＭＲまたはその
反転信号ＭＲが与えられるようにメモリアレイを設計す
ることによって、電源投入に応答して所定のメモリセル
の記憶データを一斉に初期化することができる。

このように本発明はＤＲＡＭにも適用可能であるが、本
来ＤＲＡＭは１つのトランジスタと工っのキャパシタと
いう非常に少ない回路素子でメモリセルを構成すること
によって、メモリセルのチップ上における占有面積をで
きるだけ小さくなるように構成されたものである。した
がって、本発明のＤＲＡＭへの適用は、初期化のための
トランジスタをメモリセル内部に設けることによって生
じる、メモリセル１個あたりの面積の増大というリスク
と、初期化時間の短縮というメリットのいずれに重点が
置かれるべきかをその使用目的等から十分に考慮して行
われるべきである。

なお、以上述べたいずれの実施例においてもマスクリセ
ット信号ＭＲはＨ”レベルのワンショットパルスであっ
たか、逆に“Ｌ”レベルのワンショットパルスであって
も、用いる初期化トランジスタの極性を逆にすることに
よって、同様の効果が得られる。

また、メモリセルの記憶データの初期化を指示するため
に用いられる信号はマスクリセット信号に限定されず、
電源投入に応答して一定の短期間前記初期化を指示する
レベルとなるような、チップ内部において発生する信号
あるいはチップの外部から与えられる信号であればよい
。

このように、これらの実施例によれば、初期化すべきア
ドレスや初期化データ等に規則性がない複雑な初期化で
さえも、従来のメモリアレイにごく簡単な回路を付加す
るだけで従来よりもはるかに高速に確実に実行すること
かできる。

［発明の効果］以上のように本発明によれば、メモリセル内に簡単な初
期化のための回路を付加することにより、予め定められ
たメモリセルの記憶データを予め定められた初期化デー
タに従来よりも高速に初期化することができる。したが
って、複雑な初期化をも、高速にかつ高い信頼性で実行
できる半導体記憶装置が提供される。この結果、このよ
うな半導体記憶装置を種々の半導体集積回路装置やシス
テムに用いることにより、その半導体集積回路装置やシ
ステムの機能を向上することができる。

【図面の簡単な説明】

第１図は本発明の一実施例のＳＲＡＭにおけるメモリア
レイの部分回路図、第２図は本発明の他の実施例におけ
るメモリセルの構成を示す回路図、第３図は本発明のさ
らに他の実施例におけるメモ・リセルの構成を示す回路
図、第４図は本発明のさらに他の実施例におけるメモリ
セルの構成を示す回路図、第５図は本発明のさらに他の
実施例におけるメモリセルの構成を示す回路図、第６図
は本発明のさらに他の実施例におけるメモリセルの構成
を示す回路図、第７図は本発明のさらに他の実施例にお
けるメモリセルの構成を示す回路図、第８図は本発明の
さらに他の実施例におけるメモリセルの構成を示す回路
図、第９図は本発明のさらに他の実施例におけるメモリ
セルの構成を示す回路図、第１Ｏ図は本発明のさらに他
の実施例におけるメモリセルの構成を示す回路図、第１
１図は本発明のさらに他の実施例のＤＲＡＭにおけるメ
モリセルの構成を示す回路図、第１２図は本発明の実施
例のＳＲＡＭの全体構成を示す概略ブロック図、第１３
図はマスクリセット信号ＭＲおよび、その反転信号ＭＲ
の波形図、第１４図はメモリアレイの記憶データをハー
ド的に初期化する機能を有する従来のＳＲＡＭの全体構
成を示す概略ブロック図、第１５図は従来のＳＲＡＭに
おけるメモリアレイの部分回路図、第１６図は従来のＳ
ＲＡＭにおけるメモリセルの構成を詳細に示す回路図で
ある。図において、ＭＣ，ＭＣＩ〜ＭＣ２０，およびＭＣＤ工
〜ＭＣＤ４はメモリセル、ＷＬはワード線、ＢＩＴおよ
びＢＩＴはビット線、Ｖ（（は電源、ＧＮＤは接地、Ｃ
Ｐはセルプレート、ＴＲ１゜ＴＲ２およびＴＲ６はトラ
ンスファゲート、ＩＮｖ■〜ＩＮＶ４はインバータ、Ｔ
Ｒ３〜ＴＲ７゜ＴＲ９およびＴＲ１０は初期化トランジ
スタ、１ａおよび１ｂはメモリアレイ、２はロウアドレ
スバッファ、３はロウデコーダ、４はコラムアドレスバ
ッファ、５はコラムデコーダ、６は１１０回路、７はブ
ロックアドレスバッファ、８はブロックデコーダ、９は
出力バッファ、１０は入力データコントロール回路、１
１は大力バッファ、１２は初期化データコントロール回
路、１３はチップおよび入出力制御回路、１４はクロッ
ク生成回路、１５は初期化アドレス生成回路、ｎ１〜ｎ
３は記憶ノードである。なお、図中、同一符号は同一または相当部分を示す。

Claims

【特許請求の範囲】各々が、記憶データに対応する電位に保持されるべき記
憶ノードを有する複数のメモリセルと、予め定められる
初期化データに対応して、前記複数のメモリセルのうち
の所定のメモリセルの各々に設けられて、前記所定のメ
モリセルの記憶ノードの電位を前記初期化データに対応
する電位に強制する電位強制手段と、電源投入に応答して、前記電位強制手段をすべて能動化
する手段とを備えた、記憶データの初期設定が可能な半
導体記憶装置。