JPH0745075A - 半導体集積回路 - Google Patents

半導体集積回路

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JPH0745075A
JPH0745075A JP5189931A JP18993193A JPH0745075A JP H0745075 A JPH0745075 A JP H0745075A JP 5189931 A JP5189931 A JP 5189931A JP 18993193 A JP18993193 A JP 18993193A JP H0745075 A JPH0745075 A JP H0745075A
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    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
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Abstract

(57)【要約】 【目的】半導体集積回路における、信号のラッチとイネ
ーブル・リセット回路の面積削減。 【構成】Ｉ、信号のラッチとイネーブル・リセット回路
をＮチャネルトランジスタ１台、Ｐチャネルトランジス
タ１台、インバータ回路２台の素子で実現する。半導体
集積回路のアドレス信号のパス（アドレスバッファ回路
→プリデコーダ回路→デコーダ回路）においてアドレス
信号のラッチとイネーブル・リセットをアドレスバッフ
ァ回路ではなく、プリデコーダ回路で行う。以上の事に
より、素子の少数化、簡単化と、多バンクの半導体集積
回路における回路ブロック数の削減が可能となり、面積
が削減される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に関
し、特に信号のラッチとイネーブル・リセットに関す
る。
【０００２】
【従来の技術】従来の半導体集積回路における信号のラ
ッチとイネーブル・リセット回路は図３に示すように、
ラッチ制御信号φＬが、トランスファーゲートＴ７とト
ライステートバッファＴＲ７に入力され、入力信号Ａの
データをラッチするＤ−ラッチ回路と、Ｄ−ラッチ回路
の出力（接点Ｃ）とイネーブル・リセット制御信号φＥ
の２つのを入力するＮＡＮＤ回路ＮＡ２５のリセット部
と、バッファリングチャートを参照して説明する。始め
の非活性時、ラッチ制御信号φＬは“Ｌ”レベルで、ト
ランゲートＴ７はＯＦＦし、トランステートバッファＴ
Ｒ７はＯＮし、接点Ｂでは、前データをラッチしてい
る。又イネーブル・リセット制御信号φＥも“Ｌ”レベ
ルで、出力信号ＡＴ“Ｌ”レベルである。まず、φＬが
“Ｈ”レベルになり、トランスファーゲートＴ７がＯＮ
し、トランステートバッファＴＲ７がＯＦＦし、入力信
号Ａのデータが接点Ｂに伝搬する。その後、φＬが
“Ｌ”レベルとなり、その時のＡのデータが、インバー
タＩ５４とトランステートバッファＴＲ７でラッチされ
る。このラッチされたデータが接点Ｃに伝搬された後、
イネーブル・リセット制御信号φＥが“Ｈ”レベルとな
り、接点Ｃのデータが出力ＡＴに伝搬せれる。最後にφ
Ｅが“Ｌ”レベルになり、接点Ｃデータに関係なく出力
ＡＴは“Ｌ”レベルとなり、リセットされる。
【０００３】従来の半導体集積回路におけるアドレス信
号のラッチとイネーブルバッファ・リセットは、例え
ば、Ｘアドレスに関して図７に示すようにアドレス入力
回路、Ｘアドレスバッファ、Ｘプリデコーダ、Ｘデコー
ダを有する、Ａ，Ｂの２バンクの半導体記憶装置（以下
メモリと称す。）（２バンクのメモリとは、１つのメモ
リの中にＸ，Ｙアドレス独立制御のあたかも２つのメモ
リが存在するメモリ）において、Ｘアドレスバッファで
行っていた。この為Ｘアドレスバッファ回路以降の回路
についてＡ，Ｂの２バンク分（１バンクの２倍）の数の
回路が必要であった。
【０００４】上述の具体的回路従来例を図２に示す。
Ａ，Ｂの２バンクのメモリでＸ０、Ｘ１の２ビットのＸ
アドレスに対するＸアドレスバッファ（ＢＬＯＣＫ５，
６，７，８）、Ｘプリデコーダ（ＢＬＯＣＫ９，１０）
を示したもので、Ａが付く信号名はＡバンクのＢが付く
信号名はＢバンクの信号である。Ｘアドレスバッファ回
路の動作については、φＡＬ及びφＢＬが、ラッチ制御
信号であり、φＡＥ及びφＢＥがイネーブル・リセット
制御信号であり、基本的に図３と同様であり、Ｘ，Ｙ共
通のアドレスＩ０及びＩ１の入力信号をラッチ、イネー
ブル・リセットしてＸアドレスであるＸ０Ｔ、Ｘ０Ｎ、
Ｘ１Ｔ、Ｘ１Ｎを出力している。図３との相違はＴ，Ｎ
２つの出力信号が存在することであるが、例えばＢＬＯ
ＣＫ５において、ラッチ制御信号φＡＬが“Ｈ”レベル
から“Ｌ〒レベルになる時（Ｄ−ラッチ回路でラッチす
る時）の入力信号Ｉ０のデータが“Ｈ”レベルの場合、
イネーブル・リセット信号φＡＥが“Ｈ”レベルになっ
た（イネーブル）後、出力信号ＡＸ０Ｎは“Ｌ”レベル
のままである。）ラッチ時の入力信号Ｉ０のデータが
“Ｌ”レベルの場合は出力信号は逆になる。次にＸプリ
デコーダ回路であるが、Ｘ０とＸ１の２ビットのＸアド
レスについて、Ｔ，Ｎ（“Ｈ”か“Ｌ”か）の４つの組
み合わせにデコードする回路であり、例えばＢＬＯＣＫ
９において、ＡＸ０Ｔ及びＡＸ１Ｔが“Ｈ”レベル（す
なわちＸアドレスバッファ回路でラッチ時のＩ０及びＩ
１のデータが“Ｈ”レベル）の場合は出力信号ＡＸ０Ｔ
１Ｔのみ“Ｈ”レベルになる。
【０００５】
【発明が解決しようとする課題】従来の半導体集積回路
における信号のラッチとイネーブル・リセットは図３に
示すようにバッファリングのインバータＩ５５，Ｉ５６
を除いた、信号のラッチとイネーブル・リセットに必要
な部分の回路のみでも、トラスファゲート１台、トラン
ステートバッファ１台、インバータ２台、ＮＡＮＤ回路
１台の多くの素子で構成されており、面積が大きくなる
という問題があった。特にこの回路が複数使用されてい
る場合この問題は大きい。
【０００６】従来の半導体集積回路におけるアドレス信
号のラッチとイネーブル・リセットは、Ｘアドレスバッ
ファ回路で行っていた為、多バンクのメモリではＸアド
レスバッファ回路は、Ｘアドレスのビット数とバンク数
（図７では２バンク）の乗算分の台数必要となり、面積
が非常に大きくなって、チップ全体の面積を増大しなけ
ればいけないという問題があった。
【０００７】上述の相乗効果で、従来面積大の問題は深
刻であった。
【０００８】
【課題を解決するための手段】Ｎチャネルトランジスタ
１台，Ｐチャネルトランジスタ１台、インバータ２台の
小数の簡単な素子で信号のラッチとイネーブル・リセッ
トを実現する。
【０００９】アドレス信号のラッチとイネーブル・リセ
ットをできるだけデコーダに近い回路で行い、多バンク
のメモリバンク数の増大による回路数の倍増を最低限に
する。
【００１０】上述及びの双方の手段を用いる。
【００１１】
【実施例】次に本発明のついて図面を参照して説明す
る。
【００１２】図５は請求項１の一実施例である。ラッチ
及びイネーブル制御信号φＬをゲートに入力するＮチャ
ネルトランジスタＮ３０とラッチの為のフリップフロッ
プ回路であるインバータＩ５７、Ｉ５８のラッチ及びイ
ネーブル部と、リセット制御信号φＲをゲートに入力す
るＰチャネルトランジスタＰ３０のリセット部と、バッ
ファリングの為のインバータＩ５９で構成された、入力
信号Ａのラッチ及びイネーブル・リセットの回路であ
る。次に動作について図５の回路を図６のタイミングチ
ャートを参照して説明する。始めの非活性時、φＬ、φ
Ｒ共“Ｌ”レベルであり、接点Ｂは“Ｈ”レベルにプリ
チャージあれた状態でラッチされており、出力信号ＡＴ
は“Ｌ”レベルである。まずφＲが“Ｈ”レベルになっ
て、接点Ｂへのプリチャージをストップし次にφＬが
“Ｈ”レベルになり、ＮチャネルトランジスタＮ３０が
ＯＮし、入力し信号Ａのデータが出力ＡＴに伝搬し、フ
リップフロップでラッチされる。その後、φＬが“Ｌ”
レベルになり、ＮチャネルトランジスタＮ３０がＯＦＦ
し、その時のフリップフロップのデータがラッチされ
る。最後にφＲが“Ｌ”レベルになると出力ＡＴは
“Ｌ”レベルにリセットされる。この動作が正常に働く
には、インバータＩ５９及びＮチャネルトランジスタＮ
３０の能力がインバータＩ５８の能力より、十分に大き
いことが必要条件であり、ＮチャネルトランジスタＮ３
０がＯＮした時に、入力信号Ａのデータがフリップフロ
ップでラッチされていた前データと逆データの場合一瞬
接点Ｂでデータのけんかが起こるが、すぐに入力信号Ａ
の現データにフリップフロップが反転しないといけない
からである。本実施例が小数の簡単な素子で構成されて
いることは図５の回路と従来例である図３を比較すれば
歴然とする。
【００１３】請求項２の一実施例を図８に示す。Ｘアド
レスに関して、アドレス入力回路、Ｘアドレスバッフ
ァ、Ｘプリデコーダ、Ｘデコーダを有するＡ，Ｂの２バ
ンクのメモリにおいて、Ｘアドレスのラッチとイネーブ
ル・リセットをＸプリデコーダで行った。その結果、２
バンク分（１バンクの２倍）必要な回路はＸプリデコー
ダとＸデコーダのみであり、Ｘアドレスバッファは１バ
ンク分のＸアドレスのビット数台しか必要ない。従来例
の図７と比較するとＸアドレスバッファの１バンク分の
回路数を削減できている。
【００１４】上述及びの具体的回路の一実施例を図１に
示す。Ａ，Ｂの２バンクのメモリでＩ０，Ｉ１の２ビッ
トのアドレスに対するアドレスバッファ（ＢＬＯＣＫ１
１，１２）Ｘプリデコーダ（ＢＬＯＣＫ１３，１４）を
示しおり、Ａの付く信号はＡバンクの信号、Ｂの付き信
号はＢバンクの信号を表している。Ｘアドレスのラッチ
とイネーブル・リセットはＸプリデコーダで行ってお
り、Ａバンク用（ＢＬＯＣＫ１３）、Ｂバンク用（ＶＬ
ＯＣＫ１４）の２台ある。まず、アドレスバッファにつ
いて、ＸＹ共通のアドレス信号Ｉ０，Ｉ１を入力し、そ
れぞれＴ，Ｎの２本の出力信号を発生し、バッファリン
グしている。Ｘアドレスのラッチとイネーブル・リセッ
トの回路がない為、１つの回路ブロックはインバータ４
台で構成され、回路の台数もＸアドレスのビット数であ
る２台のみである。次に、Ｘプリデコーダについて、ア
ドレスバッファの出力信号Ｉ０Ｔ，Ｉ０Ｎ，Ｉ１Ｔ，Ｉ
１ＮをＮＡＮＤ回路でプリデコードした後、それぞれ、
そのアドレス信号のラッチとイネーブル・リセットを行
っている。ラッチ及びイネーブル部とリセット部は図５
の回路と同じであり、その動作説明は割愛する。従来例
の図２と比べ、素子数、回路ブロック数とも非常に少な
い回路構成でほぼ同機能を維持している。ただ、ＸＹ共
通アドレスからＸアドレスのラッチをするタイミングが
Ｘプリデコーダで行う為、従来例（図２）のＸアドレス
バッファで行う回路と比較して、遅くなっている。この
問題点を克服した実施例が図９である。図１の実施例と
比べるとＸプリデコーダ回路であるＢＬＯＣＫ３，４は
全く同じであるが、アドレスバッファ回路ＢＬＯＣＫ
１，２において、ラッチ制御信号であるφＬ制御のＤ−
ラッチ回路（例えばＢＬＯＣＫ１では、トランスファー
ゲートＴ１とトランステートバッファＴＲ１とインバー
タＩ１，Ｉ２で構成されている。）により、ＸＹ共通ア
ドレス信号（ＢＬＯＣＫ１では、Ｉ０）からＸアドレス
をアッチし、出力している。（ＢＬＯＣＫ１ではＸ０
Ｔ，Ｘ０Ｎを出力している。）これによりＸアドレスの
ラッチをＸアドレスバッファ回路で実現している。図１
の実施例に比べ素子数は実現したが、回路ブロック数は
同じであり、従来例の図２に比べ面積は小さくなり、効
果を十分にある。
【００１５】
【発明の効果】以上説明したように本発明は請求項１で
は素子の簡単化、素子数の削減を行ったことで、請求項
２では特に多バンクのメモリで回路ブロック数の削減を
行ったことで請求項３ではその相乗効果で面積が小さく
なり、チップ全体の面積の縮小が可能となった。その結
果、同一ウェハから得られるチップの収率を良くすると
いう効果を有する。
【図面の簡単な説明】
【図１】本発明の一実施例の回路図。
【図２】本発明の一実施例である図１の従来例の回路
図。
【図３】本発明の請求項１の従来例の回路図。
【図４】図３回路図のタイミングチャート。
【図５】本発明の請求項１の実施例の回路図。
【図６】図５回路図のタイミングチャート。
【図７】本発明の請求項２の従来例ブロック図。
【図８】本発明の請求項２の実施例のブロック図。
【図９】本発明の請求項３の一実施例の回路図。
【符号の説明】
ＢＬＯＣＫ１，２，５，６，７，８ Ｘアドレスバッ
ファ回路 ＢＬＯＣＫ３，４，９，１０，１３，１４ Ｘプリデ
コーダ回路 ＢＬＯＣＫ１１，１２ アドレスバッファ回路 Ｉ１〜Ｉ８３ インバータ回路 ＮＡ１〜ＮＡ３３ ＮＡＮＤ回路 Ｔ１〜Ｔ７ トランスファーゲート回路 ＴＲ１〜ＴＲ７ トライステートバッファ回路 Ｎ１〜Ｎ３８ Ｎチャネルトランジスタ Ｐ１〜Ｐ３８ Ｐチャネルトランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 8124−5Ｊ Ｈ０３Ｋ 3/356 Ｚ

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 ラッチ及びイネーブル制御信号をゲート
    に入力するＮチャネルトランジスタと、前記Ｎチャネル
    トランジスタのドレインが入力に接続されるインバータ
    と、前記インバータの出力が入力に接続されその出力が
    前記Ｎチャネルトランジスタのドレインに接続されるイ
    ンバータで構成されるラッチ及びイネーブル部と、リセ
    ット制御信号をゲートに入力し、ソースに電源電圧が接
    続されドレインが前記Ｎチャネルトランジスタのドレイ
    ンに接続されるＰチャネルトランジスタで構成されるリ
    セット部の１Ｎチャネルトランジスタ、１Ｐチャネルト
    ランジスタ、２インバータで構成される信号のラッチと
    イネーブル・リセット回路を有する半導体集積回路。
  2. 【請求項２】 アドレスバッファ回路、アドレスバッフ
    ァ回路とデコード回路間のプリデコーダ及びバッファリ
    ング回路、デコーダ回路を有する半導体集積回路におい
    て、アドレス信号のラッチとイネーブル・リセットを、
    前記アドレスバッファ回路とデコーダ回路間のプリデコ
    ーダ及びバッファリング回路で行うことを特徴とする半
    導体集積回路。
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