JPH0328718B2

JPH0328718B2 -

Info

Publication number: JPH0328718B2
Application number: JP58211031A
Authority: JP
Inventors: Junichi Oosumi
Original assignee: Fuji Xerox Co Ltd
Current assignee: Fujifilm Business Innovation Corp
Priority date: 1983-11-11
Filing date: 1983-11-11
Publication date: 1991-04-19
Also published as: JPS60103390A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はイメージ情報の回転等のデイジタル画
像処理に用いられる画像メモリに関する。

〔従来技術〕

文章の編集等に必要とされる種々の画像処理に
は、２値の電気信号としてのデイジタル画像信号
が広く用いられている。

第１図はデイジタル画像処理を行うための従来
のデイジタル画像処理装置の構成を表わしたもの
である。この装置の画像データ処理部１１には、
画像入力部１２からデイジタル画像信号が入力さ
れるようになつている。画像データ処理部１１で
は、画像メモリ１３にデイジタル画像信号を蓄
え、メモリマトリツクス回路１４を使用して、マ
イクロプロセツサ１５の制御のもとに画像処理を
行う。画像データ処理部１１に入力された画像お
よび処理後の編集画像は、画像モニタCRT１６
によつて確認することができる。編集画像はプリ
ンタ１７によつてプリントアウトされる。

ところでこのような装置では、文字等のイメー
ジ情報（以下単に文字等という）を90度回転させ
るには、メモリマトリツクス回路１４に多数のシ
フトレジスタあるいはフリツプフロツプ回路を必
要とした。例えば各文字等がＮ×Ｎビツトのマト
リツクスによつて構成されているとする。この場
合に行方向あるいは列方向のＮビツトを任意に読
み出すためには、Ｎビツトのパラレル出力を可能
とするシフトレジスタをＮ個用意するか、N²個
のフリツプフロツプを必要とした。そして文字等
を90度回転させるために行データを列データの交
換を行う場合には、(i)画像メモリ１３からメモリ
マトリツクス回路１４に対して行単位のデータの
伝送をＮ回繰り返し行い、次に(ii)メモリマトリツ
クス回路１４から画像メモリ１３に対して、交換
後の列単位のデータの転送を同じくＮ回繰り返し
行う必要があつた。すなわち合計2N回のデータ
の転送が必要とされ、画像処理に長時間を費やし
てしまうという問題があつた。

また文字等を180度回転させる画像処理が行わ
れる場合がある。このような場合には、メモリマ
トリツクス回路１４にラツチ回路を設け、Ｎビツ
ト構成の１ワードを一旦データラツチし、ワード
のビツト順を逆に結線した出力バツフアを用いて
文字等を180度回転させることが提案されている。
しかしながらこのようなデイジタル画像処理装置
では、同様に画像処理が複雑であり、処理に長時
間を必要とする。またいずれの画像処理でもマト
リツクス回路に大量のシフトレジスタやフリツプ
フロツプを使用するので、装置のコストを十分低
減することができない。

一方、キヤラクタジエネレータを備えたデイジ
タル画像処理装置では、イメージ情報を記憶した
ROM（リード・オンリ・メモリ）として、正
立パターン用ROM、倒立パターン用ROM、
時計方向90度回転パターン用ROMおよび反
時計方向90度回転パターン用ROMの４種類の
ROMを用意しているものがある。この装置で
は、イメージ情報の各種回転が可能となるが、
ROMの種類が４倍に増加し非常に不経済とな
る。また字体の種類や文字数もROMの配置空間
との関係で制限されてしまうという問題があつ
た。

〔発明の目的〕

本発明はこのような事情に鑑み、画像データを
構成する行方向または列方向の任意のワードを、
シフトレジスタ等によつて構成される特別のメモ
リマトリツクス回路を必要とせずに左右90度ある
いは180度回転させることのできる画像メモリを
提供することをその目的とする。

〔発明の構成〕

特許請求の範囲第１項記載の発明では、多数の
ビツト容量を有するダイナミツク・ランダム・ア
クセス・メモリを行および列に配置したメモリマ
トリツクスと、このメモリマトリツクスに対応し
た行および列からなる２値の画像信号を１ビツト
ずつ対応するダイナミツク・ランダム・アクセ
ス・メモリに割り当て、画像信号を行単位あるい
は列単位で複数組メモリマトリツクスに書き込ま
せる書き込み手段と、メモリマトリツクスから画
像信号を行単位あるいは列単位で複数組読み出す
読み出し手段と、書込手段の画像信号の書き込み
または読出手段の画像信号の読み出しを行単位で
行うか列単位で行うかの選択を行う選択手段とを
画像メモリに具備させる。

また、特許請求の範囲第２項記載の発明では、
多数のビツト容量を有するダイナミツク・ランダ
ム・アクセス・メモリを行および列に配置したメ
モリマトリツクスと、このメモリマトリツクスに
対応した行および列からなる２値の画像信号を１
ビツトずつ対応するダイナミツク・ランダム・ア
クセス・メモリに割り当て、画像信号を行単位あ
いは列単位で複数組メモリマトリツクスに書き込
ませる書込手段と、メモリマトリツクスから画像
信号を行単位あるいは列単位で複数組読み出す読
出手段と、書込手段の画像信号の書き込みまたは
前記読出手段の画像信号の読み出しを行単位で行
うか列単位で行うかの選択を行う第１の選択手段
と、前記書込手段の画像信号の書き込みまたは前
記読出手段の画像信号の読み出しのビツトの順序
をそのままの順位とするか最上位と最下位とが逆
になつた順位とするかを選択する第２の選択手段
とを画像メモリに具備させる。

すなわち本発明では、選択手段の選択状態によ
つて、メモリマトリツクスに書き込まれたイメー
ジ情報を90度、180度あるいは270度回転させるこ
とを可能にし、シフトレジスタ等で構成された特
別のメモリマトリツクス回路を不要とする。

〔実施例〕

以下実施例につき本発明を詳細に説明する。

第２図は本実施例の画像メモリリを使用したデ
イジタル画像処理装置の構成を表わしたものであ
る。画像入力部１２に接続された画像データ処理
部２１には、本実施例の画像メモリ２２と、この
制御を行うマイクロプロセツサ２３が配置されて
いる。画像データ処理部２１の出力側には、画像
モニタCRT１６とプリンタ１７が接続されてい
る。

第３図は画像メモリの構成を表わしたものであ
る。ただしこの図では、説明を簡単に行うために
４×４ビツトのマトリツクス構成の画像メモリを
示している。画像メモリには、４行４列の計16個
のメモリセル２５が配置されている。各メモリセ
ル２５と第２図に示したマイクロプロセツサ２３
との間には、入力データバス２６と出力データバ
ス２７の２種類のデータバスが接続されている。
マイクロプロセツサとこの画像メモリの間には、
この他に３種類の信号線が接続されている。
RAS信号線２８は４本の信号ラインから成り、
列方向バスバツフア３１と行方向バスバツフア３
２に共通に接続されている。Ｈ／Ｖ信号線３３は
WR信号線３４と共に第１のセレクト回路３５に
接続されている。

第１のセレクト回路３５は列方向バスバツフア
３１と行方向バスバツフア３２のセレクトされる
条件を決定するための論理回路であり、読み出し
時に列セレクト信号３６あるいは行セレクト信号
３７を出力し、また書き込み時には、行セレクト
信号３７を出力するようになつている。列方向バ
スバツフア３１は、列方向RAS信号３８−０〜
３８−３を選択的に出力し、読み出し時における
メモリセル２５の列方向の指定を行うようになつ
ている。また行方向バスバツフア３２は、行方向
RAS信号３９−０〜３９−３を選択的に出力し、
同じく読み出し時におけるメモリセル２５の行方
向の指定を行うようになつている。各画像メモリ
２５には、他の４種類の信号線４１〜４４から
READ信号４５、CAS信号４６、WE信号４７お
よびアドレス情報４８が供給されるようになつて
いる。これらについては後に詳しく説明する。

さて計16個のメモリセル２５_1,1〜２５_4,4のうち
第１列のメモリセル２５_1,1〜２５_4,1の各出力端子
D_OHは内部出力データバス５１のライン５１−０
にまとめて結線されている。同様に第２列のメモ
リセル２５_1,2〜２５_4,2の各出力端子D_OHは内部出
力データバスのライン５１−１に、第３列のメモ
リセル２５_1,3〜２５_4,3の各出力端子D_OHは内部出
力データバスのライン５１−２に、第４列のメモ
リセル２５_1,4〜２５_4,4の各出力端子D_OHは内部出
力データバスのライン５１−３にそれぞれ接続さ
れている。更に、第１行のメモリセル２５_1,1〜２
５_1,4の出力端子D_OVは、内部出力データバス５１
のライン５１−０にまとめて結線されている。同
様に第２行のメモリセル２５_2,1〜25_2,4の出力端子
D_OVは内部出力データバスのライン５１−１に、
第３行のメモリセル２５_3,1〜２５_3,4の出力端子
D_OVは内部出力データバスのライン５１−２に、
第４行のメモリセル２５_4,1〜２５_4,4の出力端子
D_OVは内部出力データバスのライン５１−３にそ
れぞれ接続されている。すなわち、メモリセル２
５から読み出される４ビツトのパラレルなデータ
は、内部出力データバス５１上に送り出される。

内部出力データバス５１は、正方向バスバツフ
ア５２と逆方向バスバツフア５３の入力側に共通
して接続されている。正方向バスバツフア５２
は、出力データバス２７に対する出力データのビ
ツト順位を入力データと同一にするバスバツフア
であり、逆方向バスバツフア５３はこのビツト順
位を逆方向にするバスバツフアである。これらの
バスバツフア５２，５３は第２のセレクト回路５
４によつて択一的に選択されるようになつてい
る。すなわち第２のセレクト回路５４はIMEN信
号５５とNRM／INV信号５６、それに前記した
READ信号４５を入力するようになつており、
逆方向セレクト信号５７あるいは正方向セレクト
信号５８を出力する。ここでIMEN信号５５は、
マイクロプロセツサ２３の発生するアドレスの上
位ビツトをデコードして得られるセレクト信号で
ある。NRM／INV信号５６は、本発明の画像メ
モリ特有の制御信号である。この信号５６がＨ
（ハイ）レベルのとき、出力ワードのビツツト順
は、内部出力データバスのライン５１−０に現わ
れるビツトがLSB（最下位のビツト）になり、ラ
イン５１−３に現われるビツトがMSB（最下位の
ビツト）となる。またNRM／INV信号５６がＬ
（ロー）レベルのときは、内部出力データバスの
ライン５１−０に現われるビツトがMSBに、ラ
イン５１−３に現われるビツトがLSBとなる。
逆方向セレクト信号５７は逆方向バスバツフア５
３のイネーブル入力となり、正方向セレクト信号
５８は正方向バスバツフアのイネーブル入力とな
る。

第４図は以上説明した画像メモリにおける各メ
モリセルの内部構成を表わしたものである。各メ
モリセル２５はDRAM６１、２つのトライステ
ートバツフア６２，６３、２つのオアゲート６
４，６５それに１つのアンドゲート６６を備えて
いる。DRAM６１は、この実施例では64キロビ
ツトのメモリである。もちろんこれ以外の容量
RAMであつてもよい。

２つのオアゲート６４，６５は２つのトライス
テートバツフア６２，６３を制御するためのゲー
ト回路であり、一方のオアゲート６４の入力側に
はREAD信号４５と列方向RAS信号３８が、ま
た他方のオアゲート６５の入力側には、READ
信号４５と行方向RAS信号３９がそれぞれ供給
されるようになつている。

アンドゲート６６は、列方向RAS信号３８あ
るいは行方向RAS信号３９が発生したとき
DRAM６１にRAS信号６８を供給するためのゲ
ート回路である。ここでRAS信号６８とは、
DRAM６１がROWアドレスを取り込むためのク
ロツク信号である。

２つのトライステートバツフア６２，６３は、
DRAM６１からの出力を行出力用内部出力デー
タバス５１Ｈまたは列出力用内部出力データバス
５１Ｖに切り換えて出力するためのバツフアであ
る。このように２つのトライステートバツフア６
２，６３を用いることで、DRAM６１の出力側
を共通にすることができ、しかも外部のデータバ
スへも直接接続可能となる。列方向RAS信号３
８、行方向RAS信号３９は、画像メモレ２２内
の図示しないコントロール回路あるいはタイミン
グ回路によつて発生される。

DRAM６１にはRAS信号６８を入力するRAS
端子の他に、幾つかの入力端子が存在する。
CAS端子にはCAS信号４６が入力される。CAS
信号４６は、DRAM６１がCOLUMNアドレス
を取り込むための信号である。WE端子にはWE
信号４７が入力される。WE信号４７はDRAM
６１が入力データバス２６から入力データ７１を
取り込むための信号である。A₀〜A₇端子には、
アドレス情報４８が入力されるようになつてい
る。これらの信号４６，４７，４８も、前記した
コントロール回路あるいはタイミング回路によつ
て発生される。これに対して、入力データ７１お
よびREAD信号４５は、画像メモリ２２をコン
トロールする外部回路としてのマイクロプロセツ
サ２３（第２図）によつて発生される。もちろ
ん、第２図および第３図に図示していないが、本
実施例の画像メモリ２２は従来の画像メモリと同
様な幾つかの一般的な回路を備えている。
DRAM６１のリフレツシユ動作を行わせるため
のリフレツシユコントロール回路や、同じく
DRAM６１のROWアドレスとCOLUMNアドレ
スを切り換えるためのアドレスセレクタ、あるい
はRAS信号線２８に送り出されるRAS信号等を
作成するアドレスデコーダがその例である。

以上画像メモリについてその構成の概略を説明
した。次にこのメモリの書き込み動作と読み出し
動作を説明する。

書込み動作書き込み時には、すでに説明したように行セレ
クト信号３７によつて行方向バスバツフア３２が
選択されるようになつている。すなわち第１のセ
レクト回路３５の入力側にはＨ／Ｖ信号線３３と
WR信号線３４が接続されており、Ｈ／Ｖ信号８
１はオアゲート８２とノアゲート８３の双方に、
WR信号８４はインバータ８５を介してこれらの
ゲート８２，８３に供給されるようになつてい
る。

Ｈ／Ｖ信号８１はこの実施例の画像メモリ特有
の制御信号であり、行単位で読み出し可能のとき
はＨレベルとなり列単位で読み出し可能のときは
Ｌレベルとなる。このようなＨ／Ｖ信号８１は、
汎用の入出力ポートを用いて発生させることがで
きる。。また所定のビツト構成でDRAMを使用す
る場合には、例えばアドレスの上位をデコードし
て作ることもできる。WR信号８４はマイクロプ
ロセツサのデータ入出力のためのコントロール信
号である。データの書き込み時には、Ｈ／Ｖ信号
８１がＨ（ハイ）またはＬ（ロー）いずれかのレベ
ルとなり、またWR信号８４がＬレベルとなる。
このためノアゲート８３の出力としての行セレク
ト信号３７がＬレベルとなり、行方向バスバツフ
ア３２が選択される。この結果、行方向バスバツ
フア３２の出力側から４種類の行方向RAS信号
３９−０〜３９−３のいずれかが出力され、対応
する４つのメモリセル２５に入力されることにな
る。

今、行方向バスバツフア３２から行方向RAS
信号３９−１が出力されたとする。このの場合、
この行方向RAS信号３９−１を入力する第２行
目のメモリセル２５_2,1〜２５_2,4が活性化される。
そして入力データバス２６から供給される４ビツ
トのパラレルなデータ８７−０〜８７−３のう
ち、第１列のメモリセル２５_1,1〜２５_4,1に供給さ
れる１ビツトのデータ８７−０がメモリセル２５
_２，１内に記憶される。同様にして、他のそれぞれ１
ビツトのデータ８７−１，８７−２，８７−３
は、メモリセル２５_2,2、メモリセル２５_2,3、メモ
リセル２５_2,4に記憶されることになる。このとき
第４図に示したREAD信号４５はＨレベルに保
たれている。すなわち全メモリセル２５のトライ
ステートバツフア６２，６３の出力側はハイイン
ピーダンスに保たれており、データの出力はな
い。行方向RAS信号３９−０〜３９−３を順に
選択しながらデータ６７−０〜６７−３を画像メ
モリ２２に供給すれば、以上説明したと同様な動
作で全メモリセル２５にデータの書き込みが行わ
れる。

読み出し動作読み出し時には、ワード（４ビツト）ごとのデ
ータを行単位で読み出す場合と列単位で読み出す
場合の２つの場合が選択される。

Ｈ／Ｖ信号８１がＨレベルであれば、行セレク
ト信号３７がＬレベルとなり行方向バスバツフア
３２が選択される。この状態で行方向バスバツフ
ア３２から行方向RAS信号３９−１が出力され
たとすれば、同様に第２行目のメモリセル２５_2,1
〜２５_2,4が活性化される。これにより、所定のア
ドレスのデータがCRAM６１の出力端子Ｄ０に
現われる。このときREAD信号４５がＬレベル
となつており、かつ行方向RAS信号３９−１も
Ｌレベルとなつている。従つてトライステートバ
ツフア６２が活性化され、出力端子Ｄ０に現われ
た各データが行出力用の出力端子D_OHに出力され
る。

この第２行目のメモリセル２５_2,1〜２５_2,4の出
力端子D_OHに現われた合計４ビツトのパラレルな
データは、各ライン５１−０〜５１−３に１ビツ
トずつ分配された形で内部出力データバス５１上
に送り出される。行方向RAS信号３９−０〜３
９−３を順に選択しながらデータの読み出しを行
えば、４×４のマトリツクス構造のデータが、書
き込まれたその状態で内部出力データバス５１上
に送り出されることとなる。これらのデータは、
正方向バスバツフア５２と逆方向バスバツフア５
３に並列に入力されることになる。

ところで第２のセレクト回路５４は、インバー
タ９１と２つのオアゲート９２，９３によつて構
成されている。一方のオアゲート９２は、
READ信号４５、IMEN信号５５およびNRM／
INV信号５６の論理和をとり、逆方向バスバツ
フア５３を選択するための逆方向セレクト信号５
７を出力するようになつている。また他方のオア
ゲート９３は、NRM／INV信号５６の論理を反
転させた信号とREAD信号４５およびIMEN信号
５５の論理和をとり、正方向バスバツフア５２を
選択するための正方向セレクト信号５８を出力す
るようになつている。

従つてＨ／Ｖ信号８１がＨレベルのときであつ
て正方向セレクト信号５８によつて正方向バスバ
ツフア５２が選択された状態では、メモリセル２
５に書き込まれたデータがその状態で読み出され
ることになる。これに対してＨ／Ｖ信号８１がＨ
レベルのときに逆方向セレクト信号５７によつて
逆方向バスバツフア５３が選択されると、180度
回転した状態でデータの読み出しが行われる。

第５図は、文字“Ｆ”を16×16ビツトのメモリ
マトリツクスとして構成した場合を表わしたもの
である。この場合を例にとり、文字の180度回転
を更に具体的に説明する。メモリセル２５の構造
等は第１図〜第４図に示したものより複雑となる
が、これらに使用した符号を適宜準用する。

文字“Ｆ”を180度回転させる場合には、Ｈ／
Ｖ信号８１をＨレベルに、またNRM／INV信号
５６をＬレベルに設定する。そして第５図の０行
を転送先のメモリの所定のメモリ領域における最
も大きなアドレスへ転送する。次に行番号を１つ
増加させて転送先のメモリアドレスを１つ減少さ
せ、同様な転送を行う。このような転送を16回繰
り返せば180度の回転が行われる。

第６図はこの回転動作における第８行目の転送
を説明するためのものである。Ｈ／Ｖ信号８１が
Ｈレベルで行方向RAS３９−８がＬレベルにな
ると、同図ａに示すように画像メモリ２２から第
８行の16ビツトのデータが読み出される。同図ｂ
は、これにより内部出力データバスのライン５１
−０〜５１−１５に出力されたデータの内容を表
わしたものである。NRM／INV信号５６がＬレ
ベルになつているので、逆方向バスバツフア５３
が選択されており、出力データバス２７には同図
ｃに示すデータが出力される。これを前記した転
送先のメモリ９５の７番地にストアする。このよ
うにして同図ｄに示すように180度回転したイメ
ージ情報が得られる。

次に実施例の４×１ビツトのメモリマトリツク
スに帰つて、Ｈ／Ｖ信号６１がＬレベルの場合の
読み出し動作を説明する。この場合には列セレク
ト信号３６がＬレベルとなり、列方向バスバツフ
ア３１が選択される。この状態で列方向バスバツ
フア３１から列方向RAS信号３８−１が出力さ
れたとすれば、第２列目のメモリセル２５_1,2〜２
５_4,2が活性化される。これにより、所定のアドレ
スのデータがDRAM５１の出力端子Ｄ０に現わ
れる。このときREAD信号４５と列方向RAS信
号３８−１がＬレベルとなつている。従つて他の
トライステートバツフア５３が活性化され、出力
端子Ｄ０に現われた各データが列出力用の出力端
子D_OVに出力される。

この第２列目のメモリセル２５_1,2〜２５_4,2の出
力端子D_OVに現われた合計４ビツトのパラレルな
データは、各ライン５１−０〜５１−３に１ビツ
トずつ分配された形で内部出力データバス５１上
に送り出される。列方向RAS信号３８−０〜３
８−３を順に選択しながらデータの読み出しを行
えば、４×４のマトリツクス構造のデータが90度
回転された形で内部出力データバス５１上に送り
出されることとなる。

これらのデータは、正方向バスバツフア５２と
逆方向バスバツフア５３のいずれかの選択動作に
よつて、左右いずれかの方向90度回転した状態で
出力データバス２７に出力されることになる。

これら90度回転の場合についても、第５図に示
す文字“Ｆ”について更に具体的に説明する。こ
れらの説明についても、第１図〜第４図に使用し
た符号を適宜準用する。

(イ) まず文字“Ｆ”を右（時計方向）に90度回転
させる場合を説明する。この場合には、Ｈ／Ｖ
信号８１とNRM／INV信号５６を共にＬレベ
ルに設定する。そして第５図の０列を転送先の
メモリの所定のメモリ領域における最も小さな
アドレスへ転送する。次に列番号を１つ増加さ
せ、転送先のメモリアドレスも１つ増加させて
同様な転送を行う。このような転送を16回繰り
返せば、右方向に90度の回転が行われる。

第７図はこの回転動作における第５列目の転
送を説明するためのものである。Ｈ／Ｖ信号８
１がＬレベルで列方向RAS信号３８−５がＬ
レベルになると、同図ａに示すように画像メモ
リ２２から第５列目の16ビツトのデータが読み
出される。同図ｂは、これにより内部出力デー
タバスのライン５１−０〜５１−１５に出力さ
れたデータの内容を表わしたものである。
NRM／INV信号５６がＬレベルになつている
ので、逆方向バスバツフア５３が選択されてお
り、出力データバス２７には同図ｃに示すデー
タが出力される。これを転送先のメモリ９５の
５番地にストアする。このようにして同図ｄに
示すように右に90度回転したイメージ情報が得
られる。

(ロ) 次に文字“Ｆ”を左（反時計方向）に90度回
転させる場合を説明する。この場合には、Ｈ／
Ｖ信号８１をＬレベルに、またNRM／INV信
号５６をＨレベルに設定する。そして第５図の
０列を転送先のメモリの所定のメモリ領域にお
ける最も大きなアドレスへ転送する。次に列番
号を１つ増加させ、転送先のメモリアドレスを
１つ減少させて同様な転送を行う。このような
転送を16回繰り返せば、左方向に90度の回転が
行われる。

第８図はこの回転動作における第５列目の転送
を説明するためのものである。Ｈ／Ｖ信号８１が
Ｌレベルで列方向RAS信号３８−５がＬレベル
になると、同図ａに示すように画像メモリ２２か
ら第５列目の16ビツトのデータが読み出される。
同図ｂは、これにより内部出力データバスのライ
ン５１−０〜５１−１５に出力されたデータの内
容を表わしたものである。NRM／INV信号５６
がＨレベルになつているので、正方向バスバツフ
ア５２が選択されており、出力データバス２７に
は同図ｃに示すデータが出力される。これを転送
先のメモリ９５の５番地にストアする。このよう
にして同図ｄに示すように左に90度回転したイメ
ージ情報が得られる。

以上説明した画像メモリを使用するデイジタル
画像処理装置では、画像メモリに対するデータの
入力D_INとデータの読み出しD_OUTは異なつたタイ
ミングで行われる。従つて本実施例のように入力
データバス２６と出力データバス２７を別個に設
ける必要はなく、これらを接続して入出力データ
バスとしても良い。

次に実施例では４×４ビツトのメモリマトリツ
クスの場合を主に説明したが、一般的な16×16ビ
ツトのメモリマトリツクスについて簡単に言及す
る。16×16ビツトのメモリマトリツクスを構成
し、この16ワードがマイクロプロセツサから見て
連続したアドレスとなるためには、マイクロプロ
セツサの出力するアドレスの下位４ビツト（AB₀
〜AB₃）をデコードしたもので、16種類のRAS
信号を発生させればよい。なお64キロビツトの
DRAMを用いて16×16ビツトのメモリマトリツ
クスを構成すれば、このメモリマトリツクスが64
×10³個（65536個）できることになる。各
DRAMのROWアドレスとしては、マイクロプロ
セツサが発生するアドレスの下位５ビツトAB₄か
ら下位12ビツトAB₁₁までを、またCOLUMNア
ドレスとしては、下位13ビツトAB₁₂から下位20
ビツトAB₁₉までを同様にセレクトしてアドレス
入力用の端子A₀〜A₇に入力すればよい。

〔発明の効果〕

以上詳細に説明したように本発明によれば画像
情報の処理を行うデイジタル画像処理装置におい
て、DRAMやゲート回路その他の回路部品を用
いてメモリマトリツクスを構成し、画像メモリ構
成した。これによりシフトレジスタやフリツプフ
ロツプ回路等を使用した特別のメモリマトリツク
ス回路が不要となり、画像の編集等の処理に要す
る時間が短縮化されるばかりでなく、装置の信頼
性を高めることができる。

またキヤラクタジエネレータから発生される１
種類の文字パターンを基に最大４種類の文字パタ
ーンを作成することができるので、文字パターン
を記憶したROM（リード・オンリ・メモリ）を
大幅に減少させることができる。

【図面の簡単な説明】

第１図は従来の画像メモリを使用したデイジタ
ル画像処理装置の概略を表わしたブロツク図、第
２図〜第４図は本発明の一実施例を説明するため
のもので、このうち第２図は本実施例の画像メモ
リを使用するデイジタル画像処理装置の構成を表
わしたブロツク図、第３図は画像メモリのブロツ
ク図、第４図は各メモリセルのブロツク図、第５
図は文字“Ｆ”を16×16ビツトのメモリマトリツ
クスとして構成した構成図、第６図はこのメモリ
マトリツクスにおける文字の180度回転動作を表
わした説明図、第７図は同様のメモリマトリツク
スにおける文字の右方向へ90度回転する場合の動
作を表わした説明図、第８図は同様のメモリマト
リツクスにおける文字の左方向へ90度回転する場
合の動作を表わした説明図である。２２……画像メモリ、２５……メモリセル、２
６……入力データバス、２７……出力データバ
ス、３１……列方向バスバツフア、３２……行方
向バスバツフア、３５……第１のセレクト回路
（第１の選択手段）、５２……正方向バスバツフ
ア、５３……逆方向バスバツフア、５４……第２
のセレクト回路（第２の選択手段）、６１……
DRAM、７１……入力データ（画像信号）。

Claims

【特許請求の範囲】１多数のビツト容量を有するダイナミツク・ラ
ンダム・アクセス・メモリを行および列に配置し
たメモリマトリツクスと、このメモリマトリツクスに対応した行および列
からなる２値の画像信号を１ビツトずつ対応する
前記ダイナミツク・ランダム・アクセス・メモリ
に割り当て、前記画像信号を行単位あるいは列単
位で複数組前記メモリマトリツクスに書き込ませ
る書き込み手段と、前記メモリマトリツクスから前記画像信号を行
単位あるいは列単位で複数組読み出す読み出し手
段と、前記書込手段の画像信号の書き込みまたは前記
読出手段の画像信号の読み出しを行単位で行うか
列単位で行うかの選択を行う選択手段とを有することを特徴とする画像メモリ。２多数のビツト容量を有するダイナミツク・ラ
ンダム・アクセス・メモリを行および列に配置し
たメモリマトリツクスと、このメモリマトリツクに対応した行および列か
らなる２値の画像信号を１ビツトずつ対応する前
記ダイナミツク・ランダム・アクセス・メモリに
割り当て、前記画像信号を行単位あるいは列単位
で複数組前記メモリマトリツクスに書き込ませる
書込手段と、前記メモリマトリツクスから前記画像信号を行
単位あるいは列単位で複数組読み出す読出手段
と、前記書込手段の画像信号の書き込みまたは前記
読出手段の画像信号の読み出しを行単位で行うか
列単位で行うかの選択を行う第１の選択手段と、前記書込手段の画像信号の書き込みまたは前記
読出手段の画像信号の読み出しのビツトの順序を
そのままの順位とするか最上位と最下位とが逆に
なつた順位とするかを選択する第２の選択手段と
を有することを特徴とする画像メモリ。