JPH0328822U - - Google Patents

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JPH0328822U
JPH0328822U JP8895089U JP8895089U JPH0328822U JP H0328822 U JPH0328822 U JP H0328822U JP 8895089 U JP8895089 U JP 8895089U JP 8895089 U JP8895089 U JP 8895089U JP H0328822 U JPH0328822 U JP H0328822U
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channel mos
mos transistor
output
output stage
circuit
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JP8895089U
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【図面の簡単な説明】
第１図は本考案の出力バツフア回路の実施例を
示す回路図、第２図は第１図におけるシユミツト
トリガ回路の具体例を示す回路図、第３図は第１
図の回路の動作を説明するためのタイミング図、
第４図は従来の出力バツフア回路の回路図、第５
図は第４図の回路の動作を説明するためのタイミ
ング図である。 １……入力信号、２……出力制御信号、３……
駆動回路、４……出力信号、５……遅延回路、６
……遅延回路出力信号、７……出力制御回路、８
ａ，８ｂ……第１、第２のＰＭＯＳトランジスタ
、９ａ，９ｂ……第１、第２のＮＭＯＳトランジ
スタ、２１，２２……シユミツトトリガ回路。

Claims (1)

    【実用新案登録請求の範囲】
  1. ＣＭＯＳ構成の出力バツフア回路において、Ｐ
    チヤネルＭＯＳトランジスタとＮチヤネルＭＯＳ
    トランジスタとを夫々並列に少なくとも２つずつ
    接続してなる出力段と、この出力段を構成する第
    １のＰチヤネルＭＯＳトランジスタ及び第１のＮ
    チヤネルＭＯＳトランジスタを入力信号に従つて
    ドライブする手段と、前記出力段からの出力信号
    を入力するシユミツトトリガ回路と、このシユミ
    ツトトリガ回路の出力信号に従つて前記出力出力
    段を構成する第２のＰチヤネルＭＯＳトランジス
    タ及び第２のＮチヤネルＭＯＳトランジスタをド
    ライブする手段とを有することを特徴とする出力
    バツフア回路。
JP8895089U 1989-07-28 1989-07-28 Pending JPH0328822U (ja)

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JPH0328822U true JPH0328822U (ja) 1991-03-22

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