JPH04178012A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH04178012A JPH04178012A JP30689790A JP30689790A JPH04178012A JP H04178012 A JPH04178012 A JP H04178012A JP 30689790 A JP30689790 A JP 30689790A JP 30689790 A JP30689790 A JP 30689790A JP H04178012 A JPH04178012 A JP H04178012A
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- JP
- Japan
- Prior art keywords
- channel transistor
- gate
- analog switch
- input
- analog
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特にＣＭＯＳアナログスイ
ッチを有する半導体装置に関する。
ッチを有する半導体装置に関する。
従来、かかる半導体装置は２個のＣＭＯＳアナログスイ
ッチを直列接続し、その接続点に前記ＣＭＯＳアナログ
スイッチを駆動する信号と同じ信号によって駆動される
ＮチャネルもしくはＰチャネルトランジスタを接続して
構成されている。
ッチを直列接続し、その接続点に前記ＣＭＯＳアナログ
スイッチを駆動する信号と同じ信号によって駆動される
ＮチャネルもしくはＰチャネルトランジスタを接続して
構成されている。
第５図はかかる従来の一例を示す半導体装置の回路図で
ある。
ある。
第５図に示すように、この半導体装置は、Ｐチャネルト
ランジスタＴＰＩとＮチャネルトランジスタＴＮＩで構
成される第一のＣＭＯＳアナログスイッチ１と、Ｐチャ
ネルトランジスタＴＰ２とＮチャネルトラジスタＴＮ２
で構成される第二のＣＭＯＳアナログスイッチを直列に
接続し、しかもこれら第一および第二のアナログスイッ
チ１゜２の接続点にＮチャネルトランジスタＴＮ３のド
レイを接続し且つソースをＧＮＤに接続している。また
、このＮチャネルトランジスタＴＮ３のゲートには、Ｐ
チャネルトランジスタＴＰＩ。
ランジスタＴＰＩとＮチャネルトランジスタＴＮＩで構
成される第一のＣＭＯＳアナログスイッチ１と、Ｐチャ
ネルトランジスタＴＰ２とＮチャネルトラジスタＴＮ２
で構成される第二のＣＭＯＳアナログスイッチを直列に
接続し、しかもこれら第一および第二のアナログスイッ
チ１゜２の接続点にＮチャネルトランジスタＴＮ３のド
レイを接続し且つソースをＧＮＤに接続している。また
、このＮチャネルトランジスタＴＮ３のゲートには、Ｐ
チャネルトランジスタＴＰＩ。
ＴＰ２を駆動するゲート信０１を供給している。
第６図（ａ）、（ｂ）はそれぞれ第５図におけるトラン
ジスタ駆動信号の波形図およびアナログスイッチの状態
図である。
ジスタ駆動信号の波形図およびアナログスイッチの状態
図である。
第６図（ａ）、（ｂ）に示すように、ゲート駆動信号Ｔ
１が供給されている（ハイレベル〉期間は、アナログス
イッチは遮断されており、供給されていない（ロウレベ
ル）期間は導通状態になる。
１が供給されている（ハイレベル〉期間は、アナログス
イッチは遮断されており、供給されていない（ロウレベ
ル）期間は導通状態になる。
上述した従来のアナログスイッチを用いた半導体装置は
、ＮチャネルトランジスタＴＮＩとＰチャネルトランジ
スタＴＰＩ、ＴＰ２のゲート電圧が同相となり、Ｎチャ
ネルトランジスタＴＮＩ。
、ＮチャネルトランジスタＴＮＩとＰチャネルトランジ
スタＴＰＩ、ＴＰ２のゲート電圧が同相となり、Ｎチャ
ネルトランジスタＴＮＩ。
ＴＮ２のゲート電圧は逆相と成っているため、アナログ
スイッチが遮断状態から導通状態に変化するとき、Ｎチ
ャネルトランジスタＴＮ３がカットオフ領域に入ってい
ない状態でアナログスイッチが導通状態に成り始め、ア
ナログスイッチの入出力はＧＮＤレベルに引かれるとい
う欠点がある。
スイッチが遮断状態から導通状態に変化するとき、Ｎチ
ャネルトランジスタＴＮ３がカットオフ領域に入ってい
ない状態でアナログスイッチが導通状態に成り始め、ア
ナログスイッチの入出力はＧＮＤレベルに引かれるとい
う欠点がある。
た、導通状態から遮断状態に変化するとき、アナログス
イッチが完全に遮断状態に成る前に、Ｎチャネルトラン
ジスタＴＮ３が非飽和領域にはいるため、アナログスイ
ッチの入出力はＧＮＤレベルに引かれるという欠点があ
る。
イッチが完全に遮断状態に成る前に、Ｎチャネルトラン
ジスタＴＮ３が非飽和領域にはいるため、アナログスイ
ッチの入出力はＧＮＤレベルに引かれるという欠点があ
る。
本発明の目的は、かかるアナログスイッチの入出力に影
響を与えず、高精度化することのできる半導体装置を提
供することにある。
響を与えず、高精度化することのできる半導体装置を提
供することにある。
本発明の半導体装置は、Ｐチャネルトランジスタおよび
Ｎチャネルトランジスタのソース相互およびドレイン相
互を接続し且つ前記Ｐチャネルトランジスタおよび前記
Ｎチャネルトランジスタのゲートに逆相の駆動信号を供
給されるＣＭＯＳアナログスイッチを２個直列に接続し
た半導体装１において、第一のアナログスイッチと第二
のアナログスイッチの接続点およびＧＮＤあるいは電源
間に前記Ｐチャネルトランジスタもしくは前記Ｎチャネ
ルトランジスタとは別のＰチャネルトランジスタもしく
はＮチャネルトランジスタを接続し、そのゲートに前記
アナログスイッチのＰチャネルトランジスタゲート入力
に対して立ち上がりおよび立ち下がりの一方を早く且つ
他方を遅い独立した入力を供給されるように構成してい
る。
Ｎチャネルトランジスタのソース相互およびドレイン相
互を接続し且つ前記Ｐチャネルトランジスタおよび前記
Ｎチャネルトランジスタのゲートに逆相の駆動信号を供
給されるＣＭＯＳアナログスイッチを２個直列に接続し
た半導体装１において、第一のアナログスイッチと第二
のアナログスイッチの接続点およびＧＮＤあるいは電源
間に前記Ｐチャネルトランジスタもしくは前記Ｎチャネ
ルトランジスタとは別のＰチャネルトランジスタもしく
はＮチャネルトランジスタを接続し、そのゲートに前記
アナログスイッチのＰチャネルトランジスタゲート入力
に対して立ち上がりおよび立ち下がりの一方を早く且つ
他方を遅い独立した入力を供給されるように構成してい
る。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第一の実施例を示す半導体装置の回路
図である。
図である。
第１図に示すように、本実施例はＰチャネルトランジス
タＴＰＩおよびＮチャネルトランジスタＴＮ１で構成さ
れる第一のアナログスイッチ１と、Ｐチャネルトランジ
スタＴＰ２およびＮチャネルトランジスタＴＮ２で構成
される第二のアナログスイッチ２と直列に接続し、これ
ら第一および第二のアナログスイッチ１，２の接続点に
ドレインを接続し且つソースをＧＮＤに接続したＮチャ
ネルトラジスタＴＮ３を設ける。また、これらアナログ
スイッチ１とアナログスイッチ２のＰチャネルトランジ
スタＴＰＩ、ＴＰ２のゲートにはゲート駆動信号葛−１
が入力され、ＮチャネルトランジスタＴＮ１．ＴＮ２の
ゲートには、ゲート駆動信号７−１が入力される。一方
、ＮチャネルトランジスタＴＮ３のゲートには独立した
ゲート信号φ２が入力される。
タＴＰＩおよびＮチャネルトランジスタＴＮ１で構成さ
れる第一のアナログスイッチ１と、Ｐチャネルトランジ
スタＴＰ２およびＮチャネルトランジスタＴＮ２で構成
される第二のアナログスイッチ２と直列に接続し、これ
ら第一および第二のアナログスイッチ１，２の接続点に
ドレインを接続し且つソースをＧＮＤに接続したＮチャ
ネルトラジスタＴＮ３を設ける。また、これらアナログ
スイッチ１とアナログスイッチ２のＰチャネルトランジ
スタＴＰＩ、ＴＰ２のゲートにはゲート駆動信号葛−１
が入力され、ＮチャネルトランジスタＴＮ１．ＴＮ２の
ゲートには、ゲート駆動信号７−１が入力される。一方
、ＮチャネルトランジスタＴＮ３のゲートには独立した
ゲート信号φ２が入力される。
第２図（ａ）、（ｂ）はそれぞれ第１図におけるトラン
ジスタ駆動信号の波形図およびアナログスイッチの状態
図である。
ジスタ駆動信号の波形図およびアナログスイッチの状態
図である。
第２図（ａ＞、（ｂ）に示すように、Ｎチャネルトラン
ジスタＴＮ３のゲート人力；−２は、Ｐチャネルトラン
ジスタＴＰＩ、ＴＰ２のゲート人力Ｔ１に対して立ち下
がりは早く且つ立ち上がりは遅い電圧を入力する。尚、
ＮチャネルトランジスタＴＮＩ、ＴＮ２のゲート人力Ｔ
１は、ＰチャネルトランジスタＴＰＩ、ＴＰ２のゲート
人力Ｔ１の逆相となっている。
ジスタＴＮ３のゲート人力；−２は、Ｐチャネルトラン
ジスタＴＰＩ、ＴＰ２のゲート人力Ｔ１に対して立ち下
がりは早く且つ立ち上がりは遅い電圧を入力する。尚、
ＮチャネルトランジスタＴＮＩ、ＴＮ２のゲート人力Ｔ
１は、ＰチャネルトランジスタＴＰＩ、ＴＰ２のゲート
人力Ｔ１の逆相となっている。
ここで、第一および第二のアナログスイッチ１．２が遮
断状態から導通状態に変化するとき、Ｎチャネルトラン
ジスタＴＰ３は完全にカットオフに成った状態でアナロ
グスイッチ１．２が導通状態に成り始める。また逆に、
アナログスイッチ１．２が導通状態から遮断状態に変化
するときは、アナログスイッチ１．２が完全に遮断状態
に成った後に、ＮチャネルトランジスタＴＮ３がカット
オフから非飽和状態に入る。従って、アナログスイッチ
１．２の入出力はＧＮＤレベルに引かれることはない。
断状態から導通状態に変化するとき、Ｎチャネルトラン
ジスタＴＰ３は完全にカットオフに成った状態でアナロ
グスイッチ１．２が導通状態に成り始める。また逆に、
アナログスイッチ１．２が導通状態から遮断状態に変化
するときは、アナログスイッチ１．２が完全に遮断状態
に成った後に、ＮチャネルトランジスタＴＮ３がカット
オフから非飽和状態に入る。従って、アナログスイッチ
１．２の入出力はＧＮＤレベルに引かれることはない。
要するに、ＮチャネルトランジスタＴＮ３のゲート入力
を独立にし且つＰチャネルトランジスタＴＰＩ、ＴＰ２
のゲート入力に対し、立ち下がりは早く、立ち上がりは
遅くすることにより、アナログスイッチ１，２の入出力
に影響を与えることが無くなる。
を独立にし且つＰチャネルトランジスタＴＰＩ、ＴＰ２
のゲート入力に対し、立ち下がりは早く、立ち上がりは
遅くすることにより、アナログスイッチ１，２の入出力
に影響を与えることが無くなる。
第３図は本発明の第二の実施例を示す半導体装置の回路
図であり、第４図（ａ＞、（ｂ）はそれぞれ第３図にお
けるトランジスタ駆動信号の波形図およびアナログスイ
ッチの状態図である。
図であり、第４図（ａ＞、（ｂ）はそれぞれ第３図にお
けるトランジスタ駆動信号の波形図およびアナログスイ
ッチの状態図である。
第３図に示すように、本実施例は第一のアナログスイッ
チ１と第二のアナログスイッチ２の接続点に、ドレイン
を接続し且つソースを電源に接続したＰチャネルトラン
ジスタＴＰ３を設けた例である。また、第４図（ａ）、
（ｂ）に示すように、そのゲート入力は、アナログスイ
ッチ１．２のＮチャネルトランジスタＴＮＩ、ＴＮ２の
ゲート入力に対し、立ち上がりは早く且つ立ち下がりは
遅い電圧を供給する。尚、ＰチャネルトランジスタＴＰ
Ｉ、ＴＰ２のゲート入力は、ＮチャネルトランジスタＴ
ＮＩ、ＴＮ２のゲート入力の逆相となっている。
チ１と第二のアナログスイッチ２の接続点に、ドレイン
を接続し且つソースを電源に接続したＰチャネルトラン
ジスタＴＰ３を設けた例である。また、第４図（ａ）、
（ｂ）に示すように、そのゲート入力は、アナログスイ
ッチ１．２のＮチャネルトランジスタＴＮＩ、ＴＮ２の
ゲート入力に対し、立ち上がりは早く且つ立ち下がりは
遅い電圧を供給する。尚、ＰチャネルトランジスタＴＰ
Ｉ、ＴＰ２のゲート入力は、ＮチャネルトランジスタＴ
ＮＩ、ＴＮ２のゲート入力の逆相となっている。
ここで、第一および第二のアナログスイッチ１．２が遮
断状態から導通状態に変化するとき、Ｐチャネルトラン
ジスタＴＰ３は完全にカットオフに成った状態でアナロ
グスイッチ１．２が導通状態に成り始める。逆に、導通
状態から遮断状態に変化するときは、アナログスイッチ
１，２が完全に遮断状態に成った後に、Ｐチャネルトラ
ンジスタＴＰ３がカットオフから非飽和領域に入るよう
にしている。従って、アナログスイッチの入出力は電源
レベルに引かれることはない。
断状態から導通状態に変化するとき、Ｐチャネルトラン
ジスタＴＰ３は完全にカットオフに成った状態でアナロ
グスイッチ１．２が導通状態に成り始める。逆に、導通
状態から遮断状態に変化するときは、アナログスイッチ
１，２が完全に遮断状態に成った後に、Ｐチャネルトラ
ンジスタＴＰ３がカットオフから非飽和領域に入るよう
にしている。従って、アナログスイッチの入出力は電源
レベルに引かれることはない。
以上説明したように、本発明の半導体装置は、直列に２
個接続したアナログスイッチの接続点およびＧＮＤある
いは電源間にＮチャネルトランジスタあるいはＰチャネ
ルトランジスタを接続し、そのゲート入力をアナログス
イッチとは共通にせず、立ち上がりおよび立ち下がりを
ずらすことにより、アナログスイッチの入出力に影響を
与えず、すなわちＧＮＤレベルあるいは電源レベルに引
かれることがなく、高精度のアナログスイッチとするこ
とができるという効果がある。
個接続したアナログスイッチの接続点およびＧＮＤある
いは電源間にＮチャネルトランジスタあるいはＰチャネ
ルトランジスタを接続し、そのゲート入力をアナログス
イッチとは共通にせず、立ち上がりおよび立ち下がりを
ずらすことにより、アナログスイッチの入出力に影響を
与えず、すなわちＧＮＤレベルあるいは電源レベルに引
かれることがなく、高精度のアナログスイッチとするこ
とができるという効果がある。
第１図は本発明の第一の実施例を示す半導体装置の回路
図、第２図（ａ）、（ｂ）はそれぞれ第１図におけるト
ランジスタ駆動信号の波形図およびアナログスイッチの
状態図、第３図は本発明の第二の実施例を示す半導体装
置の回路図、第４図（ａ＞、（ｂ）はそれぞれ第３図に
おけるトランジスタ駆動信号の波形図およびアナログス
イッチの状態図、第５図は従来の一例を示す半導体装置
の回路図、第６図（ａ）、（ｂ）はそれぞれ第５図にお
けるトランジスタ駆動信号の波形図およびアナログスイ
ッチの状態図である。 １・・・第一のアナログスイッチ、２・・・第二のアナ
ログスイッチ、ＴＰＩ〜ＴＰ３・・・ＰチャネルＭＯＳ
トラジスタ、ＴＮＩ〜ＴＮ３・・・ＮチャネルＭＯＳト
ランジスタ、ＶＩＮ・・・アナログスイッチの入力信号
、ＶＯＵＴ・・・出力信号、φｌ、φ２．−φ１゜７−
２・・・トランジスタ駆動信号。
図、第２図（ａ）、（ｂ）はそれぞれ第１図におけるト
ランジスタ駆動信号の波形図およびアナログスイッチの
状態図、第３図は本発明の第二の実施例を示す半導体装
置の回路図、第４図（ａ＞、（ｂ）はそれぞれ第３図に
おけるトランジスタ駆動信号の波形図およびアナログス
イッチの状態図、第５図は従来の一例を示す半導体装置
の回路図、第６図（ａ）、（ｂ）はそれぞれ第５図にお
けるトランジスタ駆動信号の波形図およびアナログスイ
ッチの状態図である。 １・・・第一のアナログスイッチ、２・・・第二のアナ
ログスイッチ、ＴＰＩ〜ＴＰ３・・・ＰチャネルＭＯＳ
トラジスタ、ＴＮＩ〜ＴＮ３・・・ＮチャネルＭＯＳト
ランジスタ、ＶＩＮ・・・アナログスイッチの入力信号
、ＶＯＵＴ・・・出力信号、φｌ、φ２．−φ１゜７−
２・・・トランジスタ駆動信号。
Claims (1)
- 【特許請求の範囲】 １、ＰチャネルトランジスタおよびＮチャネルトランジ
スタのソース相互およびドレイン相互を接続し且つ前記
Ｐチャネルトランジスタおよび前記Ｎチャネルトランジ
スタのゲートに逆相の駆動信号を供給されるＣＭＯＳア
ナログスイッチを２個直列に接続した半導体装置におい
て、第一のアナログスイッチと第二のアナログスイッチ
の接続点およびＧＮＤあるいは電源間に前記Ｐチャネル
トランジスタもしくは前記Ｎチャネルトランジスタとは
別のＰチャネルトランジスタもしくはＮチャネルトラン
ジスタを接続し、そのゲートに前記アナログスイッチの
Ｐチャネルトランジスタゲート入力に対して立ち上がり
および立ち下がりの一方を早く且つ他方を遅い独立した
入力を供給されることを特徴とする半導体装置。 ２、ＰチャネルトランジスタおよびＮチャネルトランジ
スタのソース相互およびドレイン相互を接続し且つ前記
Ｐチャネルトランジスタおよび前記Ｎチャネルトランジ
スタのゲートに逆相の駆動信号を供給されるＣＯＭＯＳ
アナログスイッチを２個直列に接続した半導体装置にお
いて、第一のアナログスイッチと第二のアナログスイッ
チの接続点にドレインを接続し且つソースをＧＮＤに接
続するとともにゲートに前記第一および第二のアナログ
スイッチのＰチャネルトランジスタゲート入力に対して
立ち下がりが早く且つ立ち上がりが遅い独立した入力を
供給されるＮチャネルトランジスタを有することを特徴
とする半導体装置。 ３、請求項１記載の第一のアナログスイッチと第二のア
ナログスイッチの接続点および電源間にドレインおよび
ソースを接続したＰチャネルトランジスタを設け、その
ゲート入力は前記第一および第二のアナログスイッチの
Ｐチャネルトランジスタゲート入力に対して立ち上がり
が早く且つ立ち下がりが遅い独立した入力を供給するこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30689790A JPH04178012A (ja) | 1990-11-13 | 1990-11-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30689790A JPH04178012A (ja) | 1990-11-13 | 1990-11-13 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04178012A true JPH04178012A (ja) | 1992-06-25 |
Family
ID=17962577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30689790A Pending JPH04178012A (ja) | 1990-11-13 | 1990-11-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04178012A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014053718A (ja) * | 2012-09-06 | 2014-03-20 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2016149561A (ja) * | 2016-03-10 | 2016-08-18 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1990
- 1990-11-13 JP JP30689790A patent/JPH04178012A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014053718A (ja) * | 2012-09-06 | 2014-03-20 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2016149561A (ja) * | 2016-03-10 | 2016-08-18 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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