JPH04160919A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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- JPH04160919A JPH04160919A JP2289636A JP28963690A JPH04160919A JP H04160919 A JPH04160919 A JP H04160919A JP 2289636 A JP2289636 A JP 2289636A JP 28963690 A JP28963690 A JP 28963690A JP H04160919 A JPH04160919 A JP H04160919A
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- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
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- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、相補型ＭＯＳトランジスタ（以下、ＣＭＯ３
という。）回路の出力バッファ回路に利用する。
という。）回路の出力バッファ回路に利用する。
本発明は、ＣＭＯＳゲート回路と、その人力を駆動する
インバータ回路とを含む出力バッファ回路において、 ＣＭＯＳゲート回路のレベル変換の中間電位のときに、
ＣＭＯＳゲート回路を「オフ」状態とするように、イン
バータ回路の出力が遅延回路を介してゲートに印加され
るＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯ
５）ランジスタをＣＭＯＳゲート回路に挿入することに
より、貫通電流の発生を防止したものである。
インバータ回路とを含む出力バッファ回路において、 ＣＭＯＳゲート回路のレベル変換の中間電位のときに、
ＣＭＯＳゲート回路を「オフ」状態とするように、イン
バータ回路の出力が遅延回路を介してゲートに印加され
るＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯ
５）ランジスタをＣＭＯＳゲート回路に挿入することに
より、貫通電流の発生を防止したものである。
従来のＣＭＯＳ回路の出力バッファ回路は、第５図に示
すように、大駆動能力のあるＰチャネルＭＯＳトランジ
スタ（以下、ＰＭＯ３Ｔという。）３と、同じく大駆動
能力のあるＮチャネルＭＯＳトランジスタ（以下、ＮＭ
Ｏ３Ｔという。）６と、ＰＭＯ３Ｔ３およびＮＭＯＳ
Ｔ ６を駆動するインバータ回路１とで構成される。
すように、大駆動能力のあるＰチャネルＭＯＳトランジ
スタ（以下、ＰＭＯ３Ｔという。）３と、同じく大駆動
能力のあるＮチャネルＭＯＳトランジスタ（以下、ＮＭ
Ｏ３Ｔという。）６と、ＰＭＯ３Ｔ３およびＮＭＯＳ
Ｔ ６を駆動するインバータ回路１とで構成される。
この従来のＣＭＯＳ回路の出力バッファ回路は、人力信
号が変化する際、−時的にＰＭＯ３Ｔ３とＮＭＯＳ Ｔ
６とが同時に「オン」状態となることがあり、過渡的
に電源端子ＶＤＤ−接地端接地端子間Ｎ９間電流が流れ
消費電力が大きくなるとともに接地雑音が大となる欠点
があった。
号が変化する際、−時的にＰＭＯ３Ｔ３とＮＭＯＳ Ｔ
６とが同時に「オン」状態となることがあり、過渡的
に電源端子ＶＤＤ−接地端接地端子間Ｎ９間電流が流れ
消費電力が大きくなるとともに接地雑音が大となる欠点
があった。
本発明の目的は、前記の欠点を除去することにより、貫
通電流をなくし、消費電力および接地雑音の減少を図っ
た出力バッファ回路を提供することにある。
通電流をなくし、消費電力および接地雑音の減少を図っ
た出力バッファ回路を提供することにある。
本発明は、第一の電源端子と第二の電源端子との間に直
列接続され、その共通接続点が出力端子に接続された第
一のＰチャネルＭＯＳトランジスタおよび第一〇Ｎチャ
ネルＭＯＳトランジスタと、入力が入力端子に出力が前
記第一〇ＰチャネルＭＯＳトランジスタおよび前記第一
〇ＮチャネルＭＯＳトランジスタのゲートにそれぞれ接
続されたインバータ回路とを含む出力バッファ回路にお
いて、人力が前記インバータ回路の出力に接続された遅
延回路と、ゲートが前記遅延回路の出力に接続され、前
記第一のＰチャネルＭＯＳトランジスタと前記出力端子
との間に直列接続された第二のＰチャネルＭＯＳトラン
ジスタ、および前記出力端子と前言己第−のＮチャネル
ＭＯＳトランジスタとの間に直列接続された第二〇Ｎチ
ャネルＭＯＳトランジスタとを含むことを特徴とする。
列接続され、その共通接続点が出力端子に接続された第
一のＰチャネルＭＯＳトランジスタおよび第一〇Ｎチャ
ネルＭＯＳトランジスタと、入力が入力端子に出力が前
記第一〇ＰチャネルＭＯＳトランジスタおよび前記第一
〇ＮチャネルＭＯＳトランジスタのゲートにそれぞれ接
続されたインバータ回路とを含む出力バッファ回路にお
いて、人力が前記インバータ回路の出力に接続された遅
延回路と、ゲートが前記遅延回路の出力に接続され、前
記第一のＰチャネルＭＯＳトランジスタと前記出力端子
との間に直列接続された第二のＰチャネルＭＯＳトラン
ジスタ、および前記出力端子と前言己第−のＮチャネル
ＭＯＳトランジスタとの間に直列接続された第二〇Ｎチ
ャネルＭＯＳトランジスタとを含むことを特徴とする。
また、本発明は、第一の電源端子と第二の電源端子との
間に直列接続され、その共通接続点が出力端子に接続さ
れた第一のＰチャネルＭＯＳトランジスタおよび第一〇
ＮチャネルＭＯＳトランジスタと、入力が入力端子に出
力が前記第一のＰチャネルＭＯＳトランジスタおよび前
記第一のＮチャネルＭＯＳトランジスタのゲートにそれ
ぞれ接続されたインバータ回路とを含む出力バッファ回
路において、入力が前記インバータ回路の出力に接続さ
れた遅延回路と、ゲートが前記遅延回路の出力に接続さ
れ、前記第一〇ＰチャネルＭＯＳトランジスタと前記第
一の電源端子との間に直列に接続された第二のＰチャネ
ルＭＯＳトランジスタ、および前記第一〇ＮチャネルＭ
ＯＳトランジスタと前記第二の電源端子との間に直列接
続された第三のＮチャネルＭＯ３’）ランジスタとを含
むことを特徴とする。
間に直列接続され、その共通接続点が出力端子に接続さ
れた第一のＰチャネルＭＯＳトランジスタおよび第一〇
ＮチャネルＭＯＳトランジスタと、入力が入力端子に出
力が前記第一のＰチャネルＭＯＳトランジスタおよび前
記第一のＮチャネルＭＯＳトランジスタのゲートにそれ
ぞれ接続されたインバータ回路とを含む出力バッファ回
路において、入力が前記インバータ回路の出力に接続さ
れた遅延回路と、ゲートが前記遅延回路の出力に接続さ
れ、前記第一〇ＰチャネルＭＯＳトランジスタと前記第
一の電源端子との間に直列に接続された第二のＰチャネ
ルＭＯＳトランジスタ、および前記第一〇ＮチャネルＭ
ＯＳトランジスタと前記第二の電源端子との間に直列接
続された第三のＮチャネルＭＯ３’）ランジスタとを含
むことを特徴とする。
第一〇ＰチャネルＭＯＳトランジスタおよび第一〇Ｎチ
ャネルＭＯＳトランジスタのゲート電位がレベル変換の
中間電位になったとき、例えば、第二のＰチャネルＭＯ
Ｓトランジスタ、および第二のＮチャネルＭＯＳトラン
ジスタのゲート電位は、遅延回路によりレベル変換され
ない時点での「Ｈ」または「Ｌ」レベルになっている。
ャネルＭＯＳトランジスタのゲート電位がレベル変換の
中間電位になったとき、例えば、第二のＰチャネルＭＯ
Ｓトランジスタ、および第二のＮチャネルＭＯＳトラン
ジスタのゲート電位は、遅延回路によりレベル変換され
ない時点での「Ｈ」または「Ｌ」レベルになっている。
これにより第二〇ＰチャネルＭＯＳトランジスタまたは
第二〇ＮチャネルＭＯＳトランジスタのいずれかが「オ
フ」状態となり、貫通電流は流れない。このことは第二
のＰチャネルＭＯＳトランジスタおよび第二のＮチャネ
ルＭＯＳトランジスタの場合も同様である。
第二〇ＮチャネルＭＯＳトランジスタのいずれかが「オ
フ」状態となり、貫通電流は流れない。このことは第二
のＰチャネルＭＯＳトランジスタおよび第二のＮチャネ
ルＭＯＳトランジスタの場合も同様である。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第一実施例を示す回路図である。
本第−実施例は、入力端子ＩＮからのバッファ人力信号
を反転するインバータ回路１と、インバータ回路１の出
力信号を入力とする遅延回路２と、インバータ回路１の
出力信号をゲート入力とする第一のＰＭＯ５Ｔとしての
ＰＭＯ３Ｔ３と、遅延回路２の出力信号をゲート入力と
する第二のＰＭＯ３ＴとしてのＰＭＯ３Ｔ４と、インバ
ータ回路１の出力信号をゲート入力とする第一〇ＮＭＯ
３ＴとしてのＮＭＯＳ Ｔ ６と、遅延回路２の出力信
号をゲート入力とする第二〇ＮＭＯ３ＴとしてのＮＭＯ
Ｓ Ｔ ５とを含んでいる。
を反転するインバータ回路１と、インバータ回路１の出
力信号を入力とする遅延回路２と、インバータ回路１の
出力信号をゲート入力とする第一のＰＭＯ５Ｔとしての
ＰＭＯ３Ｔ３と、遅延回路２の出力信号をゲート入力と
する第二のＰＭＯ３ＴとしてのＰＭＯ３Ｔ４と、インバ
ータ回路１の出力信号をゲート入力とする第一〇ＮＭＯ
３ＴとしてのＮＭＯＳ Ｔ ６と、遅延回路２の出力信
号をゲート入力とする第二〇ＮＭＯ３ＴとしてのＮＭＯ
Ｓ Ｔ ５とを含んでいる。
そして、ＰＭＯ３Ｔ３のソースは第一の電源端子ＶＤＤ
に、ドレインはＰＭＯ３Ｔ４のソースにそれぞれ接続さ
れ、ＰＭＯ３Ｔ４のドレインとＮＭＯ３Ｔ５のドレイン
とは共通接続され出力端子ＯＵＴに接続される。そして
、ＮＭＯＳ Ｔ ５のソースはＮＭＯＳ Ｔ ６のドレ
インに接続され、ＮＭＯ３Ｔ６のソースは第二の電源端
子としての接地端子ＧＮＤに接続される。
に、ドレインはＰＭＯ３Ｔ４のソースにそれぞれ接続さ
れ、ＰＭＯ３Ｔ４のドレインとＮＭＯ３Ｔ５のドレイン
とは共通接続され出力端子ＯＵＴに接続される。そして
、ＮＭＯＳ Ｔ ５のソースはＮＭＯＳ Ｔ ６のドレ
インに接続され、ＮＭＯ３Ｔ６のソースは第二の電源端
子としての接地端子ＧＮＤに接続される。
本発明の特徴は、第１図において、遅延回路２と、ＰＭ
Ｏ３Ｔ４と、ＮＭＯＳ Ｔ ５とを設けたことにある。
Ｏ３Ｔ４と、ＮＭＯＳ Ｔ ５とを設けたことにある。
次に、本第−実施例の動作を第２図の波形図を参照して
説明する。
説明する。
入力端子ＩＮのレベルが「Ｌ」→「Ｈ」となると、ノー
ドＡはｒ）（Ｊ→「Ｌ」、ノードＢは遅延回路２により
ある遅延時間後ｒ）（Ｊ→ｒＩ、Ｊとなる。ノードＡが
ｒＨ」→ｒｌＪになる途中（Ｔ１）で、ＰＭＯ３Ｔ３と
ＮＭＯＳ Ｔ ６のゲート電位は中間電位となり「オン
」状態となるが、このとき遅延回路２によりノードＢは
ｒＨＪのままで、ＰＭＯ３Ｔ４は「オフ」状態であるた
め貫通電流が流れない。
ドＡはｒ）（Ｊ→「Ｌ」、ノードＢは遅延回路２により
ある遅延時間後ｒ）（Ｊ→ｒＩ、Ｊとなる。ノードＡが
ｒＨ」→ｒｌＪになる途中（Ｔ１）で、ＰＭＯ３Ｔ３と
ＮＭＯＳ Ｔ ６のゲート電位は中間電位となり「オン
」状態となるが、このとき遅延回路２によりノードＢは
ｒＨＪのままで、ＰＭＯ３Ｔ４は「オフ」状態であるた
め貫通電流が流れない。
同様に、入力端子Ｉ−Ｈのレベルがｒ）（Ｊ→ｒｌＪと
なると、ノードＡは「Ｌ」→「Ｈ」、ノードＢは遅延回
路２によりある遅延時間後ｒｌＪ→ｒ）（Ｊとなる。ノ
ードＡが「Ｌ」→「Ｈ」になる途中（Ｔ２）で、ＰＭＯ
３Ｔ３とＮＭＯＳ Ｔ ６のゲート電位は中間電位とな
り「オン」状態となるが、このとき遅延回路２によりノ
ードＢは「Ｌ」のままで、ＮＭＯＳ Ｔ ５は「オフ」
状態であるため貫通電流は流れない。
なると、ノードＡは「Ｌ」→「Ｈ」、ノードＢは遅延回
路２によりある遅延時間後ｒｌＪ→ｒ）（Ｊとなる。ノ
ードＡが「Ｌ」→「Ｈ」になる途中（Ｔ２）で、ＰＭＯ
３Ｔ３とＮＭＯＳ Ｔ ６のゲート電位は中間電位とな
り「オン」状態となるが、このとき遅延回路２によりノ
ードＢは「Ｌ」のままで、ＮＭＯＳ Ｔ ５は「オフ」
状態であるため貫通電流は流れない。
第３図は本発明の第二実施例を示す回路図である。
本第二実施例は、入力端子ＩＮに入力された入力信号を
反転するインバータ回路１と、インバータ回路１の出力
信号を人力とする遅延回路２と、インバータ回路１の出
力信号をゲート入力とするＰＭＯ３Ｔ３と、遅延回路２
の出力信号をゲート人力とする第三のＰＭＯ５Ｔとして
のＰＭＯＳ Ｔ４ａと、インバータ回路１の出力信号を
ゲート入力とするＮＭＯＳ Ｔ ６と、遅延回路２の出
力信号をゲート入力とする第二のＮＭＯ３ＴとしてのＮ
ＭＯ３Ｔ５ａとを含んでいる。
反転するインバータ回路１と、インバータ回路１の出力
信号を人力とする遅延回路２と、インバータ回路１の出
力信号をゲート入力とするＰＭＯ３Ｔ３と、遅延回路２
の出力信号をゲート人力とする第三のＰＭＯ５Ｔとして
のＰＭＯＳ Ｔ４ａと、インバータ回路１の出力信号を
ゲート入力とするＮＭＯＳ Ｔ ６と、遅延回路２の出
力信号をゲート入力とする第二のＮＭＯ３ＴとしてのＮ
ＭＯ３Ｔ５ａとを含んでいる。
そして、ＰＭＯ３Ｔ４ａのソースは電源端子ＶＤＤに、
ドレインはＰＭＯ３Ｔ３のソースにそれぞれ接続され、
ＰＭＯ３Ｔ３のドレインとＮＭＯ３Ｔ６のドレインとは
共通接続され出力端子○ＵＴに接続される。そして、Ｎ
ＭＯ３Ｔ６のソースはＮＭＯ３Ｔ５ａのドレインに接続
され、ＮＭＯ３Ｔ５ａのソースは接地端子ＧＮＤに接続
される。
ドレインはＰＭＯ３Ｔ３のソースにそれぞれ接続され、
ＰＭＯ３Ｔ３のドレインとＮＭＯ３Ｔ６のドレインとは
共通接続され出力端子○ＵＴに接続される。そして、Ｎ
ＭＯ３Ｔ６のソースはＮＭＯ３Ｔ５ａのドレインに接続
され、ＮＭＯ３Ｔ５ａのソースは接地端子ＧＮＤに接続
される。
本発明の特徴は、第３図において、遅延回路２と、ＰＭ
Ｏ３Ｔ４ａ と、ＮＭＯ３Ｔ５ａ とを設けたことにあ
る。
Ｏ３Ｔ４ａ と、ＮＭＯ３Ｔ５ａ とを設けたことにあ
る。
次に、本第二実施例の動作を第４図の波形図を参照して
説明する。
説明する。
入力端子ＩＮのレベルが「Ｌ」→「Ｈ」となると、ノー
ドＡは「Ｈ」→「Ｌ」、ノードＢは遅延回路２によりあ
る遅延時間後ｒ）（Ｊ→ｒ Ｌ、Ｊとなる。ノードＡが
ｒＨ」→「Ｌ」になる途中（Ｔ３で、ＰＭＯ３Ｔ４ａと
ＮＭＯ３Ｔ５ａのゲート電位は中間電位となり「オンｊ
状態となるが、このとき遅延回路２によりノードＢはｒ
）（ＪのままでＰＭＯ３Ｔ３ａは「オフ」状態であるた
緬貫通電流が流れない。
ドＡは「Ｈ」→「Ｌ」、ノードＢは遅延回路２によりあ
る遅延時間後ｒ）（Ｊ→ｒ Ｌ、Ｊとなる。ノードＡが
ｒＨ」→「Ｌ」になる途中（Ｔ３で、ＰＭＯ３Ｔ４ａと
ＮＭＯ３Ｔ５ａのゲート電位は中間電位となり「オンｊ
状態となるが、このとき遅延回路２によりノードＢはｒ
）（ＪのままでＰＭＯ３Ｔ３ａは「オフ」状態であるた
緬貫通電流が流れない。
同様に、入力端子ＩＮのレベルが「Ｈ」→「Ｌとなると
、ノードＡは「Ｌ」→「Ｈ」、ノードＢは遅延回路２に
よりある遅延時間後ｒｌＪ→「Ｈとなる。ノードＡ が
「Ｌ」→ｒＨＪになる途中（Ｔ４）で、ＰＭＯ３Ｔ４ａ
とＮＭＯ３Ｔ５ａのゲート電位は中間電位となり「オン
」状態となるが、このとき遅延回路２によりノードＢは
ｒＬＪのままで、ＮＭＯ３Ｔ５ａは「オフ」状態である
ため貫通電流は流れない。
、ノードＡは「Ｌ」→「Ｈ」、ノードＢは遅延回路２に
よりある遅延時間後ｒｌＪ→「Ｈとなる。ノードＡ が
「Ｌ」→ｒＨＪになる途中（Ｔ４）で、ＰＭＯ３Ｔ４ａ
とＮＭＯ３Ｔ５ａのゲート電位は中間電位となり「オン
」状態となるが、このとき遅延回路２によりノードＢは
ｒＬＪのままで、ＮＭＯ３Ｔ５ａは「オフ」状態である
ため貫通電流は流れない。
以上説明したように、本発明の出力バッファ回路は、出
力段の大駆動能力トランジスタにより構成される回路に
、遅延回路により駆動されるトランジスタを付加するこ
とにより貫通電流をなくす） ことができ、接地雑音
を減少させるとともに消費電力を小さくできる効果があ
る。
力段の大駆動能力トランジスタにより構成される回路に
、遅延回路により駆動されるトランジスタを付加するこ
とにより貫通電流をなくす） ことができ、接地雑音
を減少させるとともに消費電力を小さくできる効果があ
る。
第１図は本発明の第−実施例を示す回路図。
第２図はその動作を示す波形図。
」 第３図は本発明の第二実施例を示す回路図。
−第４図はその動作を示す波形図。 」 第５図は従来例を示す回路図。 ｌ・・・インバータ回路、２・・・遅延回路、３．４．
４ａ・・・ＰチャネルＭＯＳトランジスタ、５．５ａ。 ６・・・ＮチャネルＭＯ５）ランジスタ、ＡＳＢ・・・
ノード、ＧＮＤ・・・接地端子、ＩＮ・・・入力端子、
ＯＵＴ・・・出力端子、ＶＤＤ・・・電源端子。
−第４図はその動作を示す波形図。 」 第５図は従来例を示す回路図。 ｌ・・・インバータ回路、２・・・遅延回路、３．４．
４ａ・・・ＰチャネルＭＯＳトランジスタ、５．５ａ。 ６・・・ＮチャネルＭＯ５）ランジスタ、ＡＳＢ・・・
ノード、ＧＮＤ・・・接地端子、ＩＮ・・・入力端子、
ＯＵＴ・・・出力端子、ＶＤＤ・・・電源端子。
Claims (1)
- 【特許請求の範囲】 １、第一の電源端子と第二の電源端子との間に直列接続
され、その共通接続点が出力端子に接続された第一のＰ
チャネルＭＯＳトランジスタおよび第一のＮチャネルＭ
ＯＳトランジスタと、 入力が入力端子に出力が前記第一のＰチャネルＭＯＳト
ランジスタおよび前記第一のＮチャネルＭＯＳトランジ
スタのゲートにそれぞれ接続されたインバータ回路と を含む出力バッファ回路において、 入力が前記インバータ回路の出力に接続された遅延回路
と、 ゲートが前記遅延回路の出力に接続され、前記第一のＰ
チャネルＭＯＳトランジスタと前記出力端子との間に直
列接続された第二のＰチャネルＭＯＳトランジスタ、お
よび前記出力端子と前記第一のＮチャネルＭＯＳトラン
ジスタとの間に直列接続された第二のＮチャネルＭＯＳ
トランジスタと を含むことを特徴とする出力バッファ回路。 ２、第一の電源端子と第二の電源端子との間に直列接続
され、その共通接続点が出力端子に接続された第一のＰ
チャネルＭＯＳトランジスタおよび第一のＮチャネルＭ
ＯＳトランジスタと、 入力が入力端子に出力が前記第一のＰチャネルＭＯＳト
ランジスタおよび前記第一のＮチャネルＭＯＳトランジ
スタのゲートにそれぞれ接続されたインバータ回路と を含む出力バッファ回路において、 入力が前記インバータ回路の出力に接続された遅延回路
と、 ゲートが前記遅延回路の出力に接続され、前記第一のＰ
チャネルＭＯＳトランジスタと前記第一の電源端子との
間に直列に接続された第三のＰチャネルＭＯＳトランジ
スタ、および前記第一のＮチャネルＭＯＳトランジスタ
と前記第二の電源端子との間に直列接続された第二のＮ
チャネルＭＯＳトランジスタと を含むことを特徴とする出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2289636A JPH04160919A (ja) | 1990-10-25 | 1990-10-25 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2289636A JPH04160919A (ja) | 1990-10-25 | 1990-10-25 | 出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04160919A true JPH04160919A (ja) | 1992-06-04 |
Family
ID=17745805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2289636A Pending JPH04160919A (ja) | 1990-10-25 | 1990-10-25 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04160919A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014057053A (ja) * | 2012-08-10 | 2014-03-27 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
-
1990
- 1990-10-25 JP JP2289636A patent/JPH04160919A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014057053A (ja) * | 2012-08-10 | 2014-03-27 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
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